JPS6338869B2 - - Google Patents

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JPS6338869B2
JPS6338869B2 JP58153166A JP15316683A JPS6338869B2 JP S6338869 B2 JPS6338869 B2 JP S6338869B2 JP 58153166 A JP58153166 A JP 58153166A JP 15316683 A JP15316683 A JP 15316683A JP S6338869 B2 JPS6338869 B2 JP S6338869B2
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Japan
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insulating film
film
forming
metal film
semiconductor substrate
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JP58153166A
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Yutaka Etsuno
Tatsuo Akyama
Shunichi Kai
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Toshiba Corp
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Tokyo Shibaura Electric Co Ltd
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    • H10D30/01—Manufacture or treatment
    • H10D30/061—Manufacture or treatment of FETs having Schottky gates
    • H10D30/0612—Manufacture or treatment of FETs having Schottky gates of lateral single-gate Schottky FETs
    • H10D30/0616—Manufacture or treatment of FETs having Schottky gates of lateral single-gate Schottky FETs using processes wherein the final gate is made before the completion of the source and drain regions, e.g. gate-first processes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/012—Manufacture or treatment of electrodes comprising a Schottky barrier to a semiconductor
    • H10D64/0124—Manufacture or treatment of electrodes comprising a Schottky barrier to a semiconductor to Group III-V semiconductors
    • H10D64/0125—Manufacture or treatment of electrodes comprising a Schottky barrier to a semiconductor to Group III-V semiconductors characterised by the sectional shape, e.g. T or inverted T
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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    • H10D64/01—Manufacture or treatment
    • H10D64/013—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator
    • H10D64/01302—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H10D64/01304—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H10D64/01326—Aspects related to lithography, isolation or planarisation of the conductor
    • H10D64/0133—Aspects related to lithography, isolation or planarisation of the conductor at least part of the entire electrode being a sidewall spacer, being formed by transformation under a mask or being formed by plating at a sidewall

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  • Junction Field-Effect Transistors (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明は、電界効果トランジスタの製造方法
に関し、更に詳細には、従来のものよりも相互コ
ンダクタンスが高く且つ雑音指数が低く、また耐
圧の大きなGaAs電界効果トランジスタを従来よ
りも極めて高い生産歩留りで製造することのでき
る製造方法に関するものである。
［発明の技術的背景］ 従来のGaAs電界効果トランジスタ（以下には
GaAsFETと記載する）は第１図に示すように直
線的な棒状のゲート電極１を有し、該ゲート電極
１を中心として対称位置（すなわち、ゲート電極
１から等距離ずつ離れた位置）にソース電極２と
ドレイン電極３とがそれぞれゲート電極１と同じ
ような直線的な形状で設けられていた。（なお、
第１図において、４は半導体基板、５は半導体基
板に形成されたＮ型低濃度不純物層から成るチヤ
ネル、６及び７はＮ型高濃度不純物層から成るソ
ース領域とドレイン領域である。） 第１図に示した従来のFETは以下のごとき理
由によつて高性能の素子が得られないという問題
点があつた。以下にその理由を説明する。
［背景技術の問題点］ 従来のFETではその製造工程においてセルフ
アライン技術を利用することを目的としてソース
電極とドレイン電極とをゲート電極に対して対称
位置に設定している。このような構造において
は、相互コンダクタンスを大きくするためにゲー
ト−ソース間距離を小さくすると、ゲート−ドレ
イン間距離も小さくなつてドレイン耐圧が低下す
るという矛盾した結果を生ずる。従つて従来構造
のFET及びその製造方法では現在以上の高い相
互コンダクタンスの素子を実現することができな
かつた。
一方、従来のFETでは第１図に示すようにゲ
ート電極が屈曲部を有しない直線状構造となつて
いるが、これはリフトオフ法を利用して形成する
に都合がよいという製造技術上の理由によるもの
であつて、このような直線状のゲート電極が高性
能FETを実現するに適しているという訳ではな
い。すなわち、リフトオフ法は細い線幅の配線を
形成することができる反面、屈曲部のある配線等
を形成した場合、屈曲部における線幅を一定にす
ることが困難であるため、一般にリフトオフ法を
用いる場合には配線等を屈曲部のない直線状に設
計せざるを得ない。従つて従来のGaAsFETのゲ
ート電極もリフトオフ法を用いて形成する以上直
線状の形状になつていた。
しかしながら、一般に高い相互コンダクタンス
の素子を実現するためにはゲート幅Ｗを大きくと
る必要があるため、従来構造のようにゲート電極
が直線状の素子構造で高い相互コンダクタンスの
素子を実現しようとすれば、ゲート幅Ｗのみなら
ずドレイン幅やソース幅も大きくなつて面積効率
の悪い素子となつてしまう。従つて直線状のゲー
ト電極を有する第１図のごとき従来の素子構造で
は小型化高性能のGaAsFETを実現することは不
可能である。
以上のごとき理由から、従来の素子構造ではド
レイン耐圧を低下させることなく高い相互コンダ
クタンスのFETを実現することは不可能である
とともに面積効率のよい小型の高性能素子を実現
することは不可能であつた。
それ故、前記問題点を解決するために、ゲー
ト−ソース間距離を短かくする一方、ゲート−ド
レイン間距離を大きくすることにより相互コンダ
クタンスを高めるとともにドレイン耐圧を大きく
する、ドレイン又はソースを環状のゲート電極
で囲むことによりゲート幅を大きくとつて高い相
互コンダクタンスを実現するとともに面積効率の
よい素子を作る等の提案がなされているが、前記
の方法はセルフアライン技術が利用できなくな
るうえ、パターニングの精度上、ゲート−ソース
間距離を十分に小さくすることができないという
問題点があり、また前記の方法に関しては具体
的且つ実用可能な素子構造及び製造方法が提案さ
れていない。
［発明の目的］ この発明の目的は、従来よりも相互コンダクタ
ンスが高く且つ高耐圧であるとともに面積効率の
よい小型且つ高性能の電界効果トランジスタの製
造方法を提供することである。
［発明の概要］ この発明は前記の提案を実用可能に具体化し
たものであり、この発明によれば、高い相互コン
ダクタンスを有するとともに高いドレイン耐圧性
を備えた小型で高性能の電界効果トランジスタを
高い生産歩留りで製造することのできる新規な製
造方法が提供される。
この発明による半導体装置の素子構造は、半導
体基板上に直立状態に形成された第一及び第二の
壁状の絶縁膜と、該絶縁膜間にはさまれるととも
に該半導体基板上に直立状態に形成された壁状の
電極用金属膜とを有し、該膜の下方の半導体基板
に該膜の膜厚の総和に等しい導電方向長さの導電
領域が形成されるとともに、該絶縁膜の基部に沿
つて互に隔置された二つの極領域が形成されてい
ることを特徴とする。
一方、この発明による方法は、予め表面に低濃
度不純物領域を形成しておいた半導体基板上に島
状絶縁膜部分を形成する工程と該島状絶縁膜部分
の外周面に電極用金属膜と第一の絶縁膜とを壁状
にこの順に重ねて被着する工程と、該電極用金属
膜の内周に沿つて所定厚さの壁状の第二の絶縁膜
を形成するように該島状絶縁膜部分の中心部を除
去して該第二の絶縁膜の内周側に該半導体基板を
露出させる工程と、該第二の絶縁膜の内周側に露
出した半導体基板の表面と該第一の絶縁膜に沿つ
た半導体基板の表面との、互に隔離した二つの高
濃度不純物領域を形成すると同時に該第一及び第
二の絶縁膜と該電極用金属膜の下側の半導体基板
表面にのみ該低濃度不純物領域を残す工程とから
成つている。この発明の方法によれば、ゲート−
ソース間の距離とゲート−ドレイン間の距離が相
異なる値でしかも、それらの値が従来の素子より
も小型で高性能の半導体装置を高い歩留りで生産
することができる。
［発明の実施例］ 第２図は本発明による電界効果トランジスタの
一実施例を示す平面図であり、図示されているも
のはGaAs基板の上に形成されたFETである。
第２図において、８は半導体基板の上に直立し
て環状且つ壁状に形成されているゲート電極用金
属膜であり、このゲート電極用金属膜８の外周面
及び内周面にはそれぞれ壁状の第一の絶縁膜９と
壁状の第二の絶縁膜１０とが被着されており、こ
れらのの絶縁膜９及び１０のそれぞれ厚みt1及び
t2は互に異なつた値となつている。これらの三つ
の壁状の膜はいずれも半導体基板の表面に直立し
ており、これら三膜の基部が接している半導体基
板面には低濃度不純物層から成るチヤネルが形成
されている。従つてこの半導体装置におけるチヤ
ネルの導電方向長さ（すなわちチヤネル長）は三
膜８及び９並びに１０の膜厚の総和に等しく、ま
たチヤネルの幅は前記三膜の平均周長に等しい。
第二の絶縁膜１０で囲まれている領域の半導体
基板面には高濃度不純物層から成るドレイン領域
１１が形成されており、また第一の絶縁膜９の外
側の半導体基板面には同じ導電型の高濃度不純物
層から成るソース領域１２が形成されている。
第３図ａ乃至第３図ｇは第２図の半導体装置を
製造するための本発明方法の一実施例を主要工程
毎に半導体装置の断面図として示したものであ
る。
以下に第３図の各図を参照して本発明方法の一
実施例を順次説明する。
まず、予め表面にＮ型低濃度不純物層１３ａを
形成してあるGaAs製の半導体基板１４の上に
CVD法によつて絶縁膜（SiO2膜）を全面に形成
した後、フオトレジストパターンをその上に形成
し、更にエツチングを行つて第３図ａに示すよう
に半導体基板上に島状の絶縁膜部分１０ａとその
上に乗つたレジスト膜片１５とを残してそれ以外
の絶縁膜を除去する。この場合、エツチング法と
しては異方性エツチングが可能な反応性イオンエ
ツチング（RIEと略記する）を利用すると島状の
絶縁膜部分１０ａの周面が半導体基板面に対して
垂直になるので、RIEで行うことが望ましい。
ついで、島状の絶縁膜部分１０ａの上のレジス
ト膜片１５を除去した後、減圧CVD法によつて
表面全体に第３図ｂに示すように金属膜８ａを被
着させる。この金属膜８ａはGaAs基板に対して
シヨツトキー接合を形成できる高融点金属（たと
えば窒化タングステンWNや窒化チタンTiNもし
くは硅化チタニウムタングステンWTiSi）で構
成される。
次に島状の絶縁膜部分１０ａの外周面に被着し
た金属膜のみを残してそれ以外の金属膜をRIE等
の方法で除去し、第３図ｃに示すように島状の絶
縁膜部分１０ａの外周面に被着した環状もしくは
筒状の電極用金属膜８を形成する。この電極用金
属膜８の膜厚t0は発明のFETにおいてはゲート長
を規定する。続いて第３図ｂの工程と同じように
全面に減圧CVD法によつて第３図ｄに点線で示
すように絶縁膜９ａを被着させた後、第３図ｃに
至る工程と同じように、電極用金属膜８の外周面
に被着された部分のみを残してRIEにより除去す
ると、第３図ｄに示すように電極用金属膜８の外
周面に密着した環状もしくは筒状の第一絶縁膜９
が出力される。この第一絶縁膜９の膜圧t1は発明
のFETにおいてはゲート−ソース間距離を規定
する。
次に島状の絶縁膜部分１０ａの中心部をRIE等
で除去し、第３図ｅに示すように電極用金属膜８
の内周面に密着した筒状の第二絶縁膜１０を形成
するとともに第二絶縁膜１０の内側の半導体基板
面を露出させる。この第二絶縁膜１０の膜厚t2
は、本発明のFETにおいてはゲート−ドレイン
間距離を規定するが、本発明ではt2はt1より大と
なるように該絶縁膜１０が形成される。
ついで、第一絶縁膜９よりも外側に位置してい
る半導体基板面と第二絶縁膜１０で囲まれた領域
の半導体基板面とに対してＮ型不純物Siをイオン
注入した後、熱処理を行つて第３図ｆに示すよう
に、Ｎ型高濃度不純物層から成るソース領域１２
とドレイン領域１１とを形成するとともにチヤネ
ル１３を各膜８〜１０の下に形成する。第２図は
この状態の平面図である。
そして更にAu−Ge合金と白金とを積層したオ
ーミツク電極膜１６を第３図ｇに示すように該オ
ーミツク電極膜１６をソース領域１２とドレイン
領域１１の上に被着させてソース電極とドレイン
電極を形成するとともに第一及び第二絶縁膜と電
極用金属膜との頂端面にも被着させる。この場
合、オーミツク電極膜１６を全面に被着した後、
第一絶縁膜９の外周面と第二絶縁膜１０の内周面
とに付着したオーミツク電極膜をイオンミリング
によつて剥離して壁状の第一及び第二絶縁膜と電
極用金属膜８の頂端面にのみオーミツク電極膜１
６を残した。
以上のようにして素子の主要部を形成した後、
全面に絶縁膜を被着し、コンタクトホールを開口
し、更にその上にAl等の配線用金属膜を被着さ
せてからフオトエツチングを行つて配線パターン
を形成することにより素子形成を完了した。
［発明の効果］ 第３図に示す方法で製造された第２図のごとき
半導体装置について相互コンダクタンス及び雑音
指数並びにドレイン耐圧等を測定したところ、従
来のFETにくらべて著しい改善が得られること
がわかつた。
また、第３図のごとき方法で製造することによ
り、従来方法では２〜３％程度であつた製造歩留
りが60〜70％にも飛躍的に向上した。
なお、図示実施例ではゲート長（すなわち電極
用金属膜８の厚さ）は0.3μｍ、ソース−ゲート間
距離（すなわち第一絶縁膜９の厚さ）は0.3μｍ、
また、ゲート−ドレイン間距離（すなわち第二絶
縁膜１０の厚さ）は0.5〜1.0μｍとした。
以上の実施例から明らかなように、発明によれ
ば、ゲート長及びゲート−ソース間距離並びにゲ
ート−ドレイン間距離がいずれも形成膜厚で決ま
るため、パターニング精度に依存することなく、
それらの値を設定でき、その結果、従来のFET
よりもそれらの値を小さくできるとともにゲート
−ソース間距離とゲート−ドレイン間距離とを互
に異なる値にすることができるため、相互コンダ
クタンス及びドレイン耐圧がともに従来の
GaAsFETよりも著しくすぐれている素子が得ら
れる。
また、本発明の素子構造では、ゲート長が従来
の素子よりも短かく、しかもゲート幅（すなわ
ち、電極用金属膜８の全周長）が従来のGaAs−
FETよりも著しく大きくなるうえ、ゲート−ソ
ース間距離とゲート−ドレイン間距離を従来の素
子よりも相当に小さくすることができるため、チ
ヤネル抵抗が減少し、その結果、雑音指数が従来
の素子に比べて著しく小さい小型で高速の素子が
得られる。
更に、本発明の方法によれば前記のごとき種々
の長所を備えたGaAsFETを従来よりも著しく高
い生産歩留りで製造することができる。
【図面の簡単な説明】
第１図は従来のGaAsFETの一部の斜視図、第
２図は本発明による電界効果トランジスタをその
製造工程の終期近くにおいて示した平面図、第３
図ａ乃至第３図ｇは第２図の半導体装置を製造す
るための本発明の方法の一実施例を示した図であ
る。 １……ゲート電極、２……ソース電極、３……
ドレイン電極、４……半導体基板、５……チヤネ
ル、６……ソース領域、７……ドレイン領域、８
……電極用金属膜、９……第一絶縁膜、１０……
第二絶縁膜、１１……ドレイン領域、１２……ソ
ース領域、１３……チヤネル。

Claims (1)

    【特許請求の範囲】
  1. １ 表面に低濃度不純物層を有する半導体基板の
    表面に島状絶縁膜部分を形成する工程と、該島状
    絶縁膜部分を含む動作層上に被着金属膜を形成し
    た後該島状絶縁膜部分の外周面における筒状の電
    極用金属膜のみを残して異方性エツチングにより
    該被着金属膜を除去する工程と、該島状絶縁膜部
    分と該筒状電極用金属膜を含む動作層上に被着絶
    縁膜を形成した後該筒状電極用金属膜の外周面に
    おける筒状の第一の絶縁膜のみを残して異方性エ
    ツチングにより該被着絶縁膜を除去する工程と、
    該島状絶縁膜部分の中心部を除去することにより
    該電極用金属膜の内周面に被着する筒状の第二の
    絶縁膜を形成する工程と、該第一及び第二の絶縁
    膜と該電極用金属膜の存在位置以外の半導体基板
    面に対して高濃度不純物拡散を行うことにより該
    第一の絶縁膜より外周側の該半導体基板面と該第
    二の絶縁膜より内周側の該半導体基板面とに互に
    隔離した第一及び第二の高濃度不純物領域を形成
    すると同時に該第一及び第二の高濃度不純物領域
    の間には該第一及び第二の絶縁膜と該電極用金属
    膜の膜厚の総和に等しい膜厚方向長さの低濃度不
    純物領域を形成する工程を含む電界効果トランジ
    スタの製造方法。
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