JPH08139103A - 電界効果トランジスタおよびその製造方法 - Google Patents
電界効果トランジスタおよびその製造方法Info
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- JPH08139103A JPH08139103A JP6270893A JP27089394A JPH08139103A JP H08139103 A JPH08139103 A JP H08139103A JP 6270893 A JP6270893 A JP 6270893A JP 27089394 A JP27089394 A JP 27089394A JP H08139103 A JPH08139103 A JP H08139103A
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- H10P50/73—Etching of wafers, substrates or parts of devices using masks for insulating materials
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- Junction Field-Effect Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 プロセスの微細化。
【構成】 不純物濃度の異なる第一、第二半導体領域を
隣接させる。第一半導体領域上にソース電極３８、第二
半導体領域上にドレイン電極４０、両領域の境界上にゲ
ート電極２６を有する。また、この電界効果トランジス
タを製造するため、半絶縁性基板の主面部に第一半導体
領域を形成する工程、その領域上を横断するゲート電極
を形成する工程、ゲート電極をマスクとして、ゲート電
極の一方の側のみにおいて第一半導体領域に不純物を導
入し、第一半導体領域と同一導体型で不純物濃度の異な
る第二半導体領域を形成する工程を含む製造方法を提供
する。
隣接させる。第一半導体領域上にソース電極３８、第二
半導体領域上にドレイン電極４０、両領域の境界上にゲ
ート電極２６を有する。また、この電界効果トランジス
タを製造するため、半絶縁性基板の主面部に第一半導体
領域を形成する工程、その領域上を横断するゲート電極
を形成する工程、ゲート電極をマスクとして、ゲート電
極の一方の側のみにおいて第一半導体領域に不純物を導
入し、第一半導体領域と同一導体型で不純物濃度の異な
る第二半導体領域を形成する工程を含む製造方法を提供
する。
Description
【０００１】
【産業上の利用分野】この発明は電界効果トランジスタ
およびその製造方法、特に、ゲート、ソース、ドレイン
電極が不純物濃度の異なる２つの半導体領域に配置され
る電界効果トランジスタ、およびその製造方法に関す
る。
およびその製造方法、特に、ゲート、ソース、ドレイン
電極が不純物濃度の異なる２つの半導体領域に配置され
る電界効果トランジスタ、およびその製造方法に関す
る。
【０００２】
【従来の技術】半導体の微細加工技術の程度を示す、い
わゆるゲート長がサブミクロンの世界に入って、すでに
数年になる。半導体分野では今後も高集積化を求め、例
えば０．１ミクロンを切るゲート長において、いかに量
産技術を確立していくかが問われるところである。
わゆるゲート長がサブミクロンの世界に入って、すでに
数年になる。半導体分野では今後も高集積化を求め、例
えば０．１ミクロンを切るゲート長において、いかに量
産技術を確立していくかが問われるところである。
【０００３】ここでは、まず従来一般的な製造方法によ
ってＧa Ａs 電界効果トランジスタ（ＦＥＴ）を製造す
る過程、およびそのＦＥＴの構造を、図によって概説す
る。図１〜図４は、電子通信学会ＥＤ８１−１４、また
は月刊Semiconductor World1987.6 P86〜93に記載され
た方法により、Ｇa Ａs 基板の上にＦＥＴを形成する過
程を示す図である。
ってＧa Ａs 電界効果トランジスタ（ＦＥＴ）を製造す
る過程、およびそのＦＥＴの構造を、図によって概説す
る。図１〜図４は、電子通信学会ＥＤ８１−１４、また
は月刊Semiconductor World1987.6 P86〜93に記載され
た方法により、Ｇa Ａs 基板の上にＦＥＴを形成する過
程を示す図である。
【０００４】まず図１は、予めイオン注入により形成さ
れたｎ層２の上にゲート電極４を形成した様子である。
れたｎ層２の上にゲート電極４を形成した様子である。
【０００５】つづいて図２に示す如く、ゲート電極４を
マスクとしてｎ+ 層のイオン注入を行う。このとき、ゲ
ート電極４の下にはｎ層２が残るが、その他の部分はｎ
+ 層６となる。ただしこの時点では、ｎ+ 層６はまだ不
活性であるため、図３のように一旦Ｓi Ｏ2 の保護膜８
を形成し、８００℃程度でアニールを行う。
マスクとしてｎ+ 層のイオン注入を行う。このとき、ゲ
ート電極４の下にはｎ層２が残るが、その他の部分はｎ
+ 層６となる。ただしこの時点では、ｎ+ 層６はまだ不
活性であるため、図３のように一旦Ｓi Ｏ2 の保護膜８
を形成し、８００℃程度でアニールを行う。
【０００６】最後に、図４のように保護膜８を除去し、
ソース電極１０およびドレイン電極１２を形成する。
ソース電極１０およびドレイン電極１２を形成する。
【０００７】こうしてＧa Ａs ＦＥＴが製造されるが、
このとき、できる限りゲート長を短くすることによって
高速化、高集積化が図られることになる。このようなイ
オン注入によって製造されるＩＣは、プレーナ構造であ
り、しきい値電圧Ｖthの制御性にも優れるため、大規模
論理ＩＣ等、種々の用途に利用されている。
このとき、できる限りゲート長を短くすることによって
高速化、高集積化が図られることになる。このようなイ
オン注入によって製造されるＩＣは、プレーナ構造であ
り、しきい値電圧Ｖthの制御性にも優れるため、大規模
論理ＩＣ等、種々の用途に利用されている。
【０００８】
【発明が解決しようとする課題】上記した従来の方法に
よれば容易にＧa Ａs ＦＥＴを製造することが可能であ
るが、ゲート長がサブミクロンとなり、さらに微細化が
進むにつれ、ショートチャネル効果による問題が顕在化
するようになった。この問題を図５によって説明する。
よれば容易にＧa Ａs ＦＥＴを製造することが可能であ
るが、ゲート長がサブミクロンとなり、さらに微細化が
進むにつれ、ショートチャネル効果による問題が顕在化
するようになった。この問題を図５によって説明する。
【０００９】図５は図４のＦＥＴの構造を示す図で、図
中Ｂ点におけるバンド図とともに示している。
中Ｂ点におけるバンド図とともに示している。
【００１０】ここで、ＦＥＴのチャネル直下のｎ層２は
非常に狭いため、１ミクロン以上の領域では殆ど問題に
ならなかったショートチャネル効果が急激に現れ、特性
が悪化する。ショートチャネル効果が現れる原因は以下
の２つに大別される。
非常に狭いため、１ミクロン以上の領域では殆ど問題に
ならなかったショートチャネル効果が急激に現れ、特性
が悪化する。ショートチャネル効果が現れる原因は以下
の２つに大別される。
【００１１】［原因１］ｎ+ 層６のイオン注入および活
性化アニール時に、注入ドーパントがゲート電極４側へ
拡散し、チャネル内のキャリア分布がブロードになるた
め。
性化アニール時に、注入ドーパントがゲート電極４側へ
拡散し、チャネル内のキャリア分布がブロードになるた
め。
【００１２】［原因２］チャネル直下をｎ+ ／ｉ／ｎ+
のトンネル電流が流れるため。
のトンネル電流が流れるため。
【００１３】原因１は従来の製造方法を採用する限り、
当然発生が予想される問題である。一方、原因２も従来
のＦＥＴの構造に起因する本質的な問題である。トンネ
ル電流の大きさはＶＤＳにほぼ比例し、この電流によっ
てドレインコンダクタンスが増加するとともに、実質的
にチャネル厚さが増大するためＫ値が低減する。
当然発生が予想される問題である。一方、原因２も従来
のＦＥＴの構造に起因する本質的な問題である。トンネ
ル電流の大きさはＶＤＳにほぼ比例し、この電流によっ
てドレインコンダクタンスが増加するとともに、実質的
にチャネル厚さが増大するためＫ値が低減する。
【００１４】ここで、かかる特性の悪化を図６および図
７によって説明する。図６は図５に示すＦＥＴのゲート
長とＶthの関係、図７は同様にゲート長とＫ値の関係を
示す図である。
７によって説明する。図６は図５に示すＦＥＴのゲート
長とＶthの関係、図７は同様にゲート長とＫ値の関係を
示す図である。
【００１５】図６からわかるように、このＦＥＴにおい
ては、ゲート長が小さくなるに従って与えるべきＶthの
絶対値が大きくなり、特にゲート長が０．５ミクロンに
なると、ＦＥＴとして制御性が極端に悪くなることがわ
かる。一方、図７からも、このＦＥＴについてはゲート
長が０．７ミクロンを切るあたりからＫ値が急激に減少
していることがわかる。
ては、ゲート長が小さくなるに従って与えるべきＶthの
絶対値が大きくなり、特にゲート長が０．５ミクロンに
なると、ＦＥＴとして制御性が極端に悪くなることがわ
かる。一方、図７からも、このＦＥＴについてはゲート
長が０．７ミクロンを切るあたりからＫ値が急激に減少
していることがわかる。
【００１６】これらの理由から、サブミクロン、特に
０．５ミクロンを切るゲート長のＦＥＴについては、従
来の構造に自ずと限界があるのである。
０．５ミクロンを切るゲート長のＦＥＴについては、従
来の構造に自ずと限界があるのである。
【００１７】この発明は以上の課題を解決するためにな
されたもので、さらに微細な領域においても優れた特性
で動作する電界効果トランジスタ、およびその製造に適
した方法を提供することを目的とする。
されたもので、さらに微細な領域においても優れた特性
で動作する電界効果トランジスタ、およびその製造に適
した方法を提供することを目的とする。
【００１８】
【課題を解決するための手段】上記課題を解決するため
に本発明の電界効果トランジスタは、特定の不純物濃度
を有する第一半導体領域と、第一半導体領域に隣接し、
かつ第一半導体領域よりも低い不純物濃度を有する第二
半導体領域と、第一半導体領域上に配置されたソース電
極と、第二半導体領域上に配置されたドレイン電極と、
第一半導体領域および第二半導体領域が接する境界上に
配置されたゲート電極とを有するものである。
に本発明の電界効果トランジスタは、特定の不純物濃度
を有する第一半導体領域と、第一半導体領域に隣接し、
かつ第一半導体領域よりも低い不純物濃度を有する第二
半導体領域と、第一半導体領域上に配置されたソース電
極と、第二半導体領域上に配置されたドレイン電極と、
第一半導体領域および第二半導体領域が接する境界上に
配置されたゲート電極とを有するものである。
【００１９】また本発明の電界効果トランジスタの製造
方法は、半絶縁性基板の主面部に、チャネル領域として
使用することのできる第一半導体領域を形成する第一工
程と、第一工程によって形成された第一半導体領域上を
横断する形状にてゲート電極を形成する第二工程と、第
二工程によって形成されたゲート電極をマスクとして、
ゲート電極の一方の側のみにおいて第一半導体領域に不
純物を導入し、第一半導体領域と同一導体型で、かつ第
一半導体領域よりも不純物濃度の低い第二半導体領域を
形成する第三工程とを含むものである。
方法は、半絶縁性基板の主面部に、チャネル領域として
使用することのできる第一半導体領域を形成する第一工
程と、第一工程によって形成された第一半導体領域上を
横断する形状にてゲート電極を形成する第二工程と、第
二工程によって形成されたゲート電極をマスクとして、
ゲート電極の一方の側のみにおいて第一半導体領域に不
純物を導入し、第一半導体領域と同一導体型で、かつ第
一半導体領域よりも不純物濃度の低い第二半導体領域を
形成する第三工程とを含むものである。
【００２０】さらに本発明の電界効果トランジスタの製
造方法は、前記第二工程が、前記第一半導体領域の一部
をマスク処理する第一副工程と、第一副工程によるマス
ク処理の後、領域全体を金属膜で覆う第二副工程と、第
二副工程の結果、金属膜で覆われた領域全体に対して異
方性ドライエッチング処理を行って不要な金属膜を除去
しつつ、マスク端部の側壁に沿った壁状の金属膜を残す
第三副工程とを含み、第一副工程においてマスク処理さ
れた領域には、続く第三工程において行われる不純物の
導入が阻止される一方、第三副工程において残された壁
状の金属膜がゲート電極とされるものである。
造方法は、前記第二工程が、前記第一半導体領域の一部
をマスク処理する第一副工程と、第一副工程によるマス
ク処理の後、領域全体を金属膜で覆う第二副工程と、第
二副工程の結果、金属膜で覆われた領域全体に対して異
方性ドライエッチング処理を行って不要な金属膜を除去
しつつ、マスク端部の側壁に沿った壁状の金属膜を残す
第三副工程とを含み、第一副工程においてマスク処理さ
れた領域には、続く第三工程において行われる不純物の
導入が阻止される一方、第三副工程において残された壁
状の金属膜がゲート電極とされるものである。
【００２１】
【作用】上記構成による本発明の電界効果トランジスタ
によれば、不純物濃度の異なる第一半導体領域および第
二半導体領域にそれぞれソース電極、ドレイン電極が配
置され、それら２つの領域の境界上にゲート電極が配置
されている。このため、ゲート電極直下の領域はソース
電極またはドレイン電極直下のいずれかの半導体領域に
含まれ、本当の意味でＬＤＤ構造が実現される。
によれば、不純物濃度の異なる第一半導体領域および第
二半導体領域にそれぞれソース電極、ドレイン電極が配
置され、それら２つの領域の境界上にゲート電極が配置
されている。このため、ゲート電極直下の領域はソース
電極またはドレイン電極直下のいずれかの半導体領域に
含まれ、本当の意味でＬＤＤ構造が実現される。
【００２２】また本発明の電界効果トランジスタの製造
方法によれば、第一工程で半絶縁性基板の主面部にチャ
ネル領域として使用することのできる第一半導体領域が
形成され、第二工程で第一半導体領域上を横断する形状
にてゲート電極が形成され、第三工程でゲート電極をマ
スクとして、ゲート電極の一方の側のみにおいて第一半
導体領域に不純物が導入され、第一半導体領域と同一導
体型で、かつ第一半導体領域よりも不純物濃度の低い第
二半導体領域が形成される。
方法によれば、第一工程で半絶縁性基板の主面部にチャ
ネル領域として使用することのできる第一半導体領域が
形成され、第二工程で第一半導体領域上を横断する形状
にてゲート電極が形成され、第三工程でゲート電極をマ
スクとして、ゲート電極の一方の側のみにおいて第一半
導体領域に不純物が導入され、第一半導体領域と同一導
体型で、かつ第一半導体領域よりも不純物濃度の低い第
二半導体領域が形成される。
【００２３】さらに本発明の電界効果トランジスタの製
造方法によれば、前記第二工程において、以下の副工程
が行われる。すなわち、第一副工程で第一半導体領域の
一部がマスク処理され、第二副工程で領域全体が金属膜
によって覆われ、第三副工程で領域全体に対して異方性
ドライエッチング処理が行われ、不要な金属膜が除去さ
れる。この際、マスク端部の側壁に沿った壁状の金属膜
が残る。これらの副工程により、マスク処理された領域
には、続く第三工程において行われる不純物の導入が阻
止される一方、第三副工程において残された壁状の金属
膜がゲート電極となる。
造方法によれば、前記第二工程において、以下の副工程
が行われる。すなわち、第一副工程で第一半導体領域の
一部がマスク処理され、第二副工程で領域全体が金属膜
によって覆われ、第三副工程で領域全体に対して異方性
ドライエッチング処理が行われ、不要な金属膜が除去さ
れる。この際、マスク端部の側壁に沿った壁状の金属膜
が残る。これらの副工程により、マスク処理された領域
には、続く第三工程において行われる不純物の導入が阻
止される一方、第三副工程において残された壁状の金属
膜がゲート電極となる。
【００２４】
【実施例】実施例１． ここで、本発明の製造方法に係る実施例を、
図を用いて説明する。図８〜図１４は、本発明に係る製
造方法をＧa Ａs ＭＥＳＦＥＴについて示した図であ
る。以下、これらの図を参照して各工程を説明する。
図を用いて説明する。図８〜図１４は、本発明に係る製
造方法をＧa Ａs ＭＥＳＦＥＴについて示した図であ
る。以下、これらの図を参照して各工程を説明する。
【００２５】［工程１］・・・図８ Ｇa Ａs 基板にｎ層２０を形成すべくＳi + イオンを注
入し、ＣＶＤ（ケミカル・ベイパー・デポジション）に
より、１００ナノメートル程度のＳi Ｏ2 保護膜を付け
る。続いて活性化アニール（９５０℃５秒程度）を行
い、フッ酸系溶液によってＳi Ｏ2 を除去する。この結
果、まずチャネル領域としてｎ層２０が形成される。
入し、ＣＶＤ（ケミカル・ベイパー・デポジション）に
より、１００ナノメートル程度のＳi Ｏ2 保護膜を付け
る。続いて活性化アニール（９５０℃５秒程度）を行
い、フッ酸系溶液によってＳi Ｏ2 を除去する。この結
果、まずチャネル領域としてｎ層２０が形成される。
【００２６】［工程２］・・・図９ ｎ層２０の中央部から図中の右方向にレジスト２２をか
ける。レジスト２２の側壁２４は、フォトリソグラフィ
ーの露光条件、現像条件、熱処理条件等を調整すること
によって、できる限り直角に立てる。つぎにスパッタ法
で５００ナノメートル程度、ＷＳi ２５を全面に蒸着す
る。
ける。レジスト２２の側壁２４は、フォトリソグラフィ
ーの露光条件、現像条件、熱処理条件等を調整すること
によって、できる限り直角に立てる。つぎにスパッタ法
で５００ナノメートル程度、ＷＳi ２５を全面に蒸着す
る。
【００２７】［工程３］・・・図１０ ＥＣＲによって、ＣＦ4 ＋０2 （１０パーセント）の異
方性ドライエッチング処理を施す。するとエッチングは
縦方向に進み、側壁２４に沿って細い金属壁のみが残
る。この金属壁がゲート電極２６となる。
方性ドライエッチング処理を施す。するとエッチングは
縦方向に進み、側壁２４に沿って細い金属壁のみが残
る。この金属壁がゲート電極２６となる。
【００２８】［工程４］・・・図１１ ｎ+ イオン注入に先立ち、隣接素子に対する注入を防止
するために、両側にフォトレジスト２８をかける。ｎ+
イオン注入をした後、フォトレジスト２８、およびｎ層
２０の上のレジスト２２を剥離する。
するために、両側にフォトレジスト２８をかける。ｎ+
イオン注入をした後、フォトレジスト２８、およびｎ層
２０の上のレジスト２２を剥離する。
【００２９】［工程５］・・・図１２ 次に、ｎ+ イオン層を活性化するため、ＣＶＤにより１
００ナノルートル程度のＳi Ｏ2 保護膜を付けて活性化
アニールを行い、Ｓi Ｏ2 を除去する。この結果、ｎ+
層３０が完成する。
００ナノルートル程度のＳi Ｏ2 保護膜を付けて活性化
アニールを行い、Ｓi Ｏ2 を除去する。この結果、ｎ+
層３０が完成する。
【００３０】［工程６］・・・図１３ つづいて従来と同じ方法により、ソースおよびドレイン
を設ける。すなわち、まず全面に３００ナノメートル程
度のＳi Ｏ2 ３２を付け、ソース・ドレイン部以外にフ
ォトレジスト３４をかける。フッ酸系溶液でエッチング
し、ソース・ドレイン部のＳi Ｏ2 ３２を除去する。つ
ぎに真空蒸着法でＡu Ｇe ／Ｎi ／Ａu３６を順にそれ
ぞれ１００／１００／３００ナノメートル積層蒸着させ
る。
を設ける。すなわち、まず全面に３００ナノメートル程
度のＳi Ｏ2 ３２を付け、ソース・ドレイン部以外にフ
ォトレジスト３４をかける。フッ酸系溶液でエッチング
し、ソース・ドレイン部のＳi Ｏ2 ３２を除去する。つ
ぎに真空蒸着法でＡu Ｇe ／Ｎi ／Ａu３６を順にそれ
ぞれ１００／１００／３００ナノメートル積層蒸着させ
る。
【００３１】［工程７］・・・図１４ アセトン等の有機溶剤に浸透してフォトレジスト３４を
溶かす。このとき、フォトレジスト３４に乗った金属も
同時に除去される。こうしてリフトオフ法によるソース
電極３８およびドレイン電極４０の形成が完了する。最
後に、４００℃１０秒程度の熱処理を加え、アロイ法に
よってＡu Ｇe とＧa Ａs を合金化してオーミック特性
を得る。
溶かす。このとき、フォトレジスト３４に乗った金属も
同時に除去される。こうしてリフトオフ法によるソース
電極３８およびドレイン電極４０の形成が完了する。最
後に、４００℃１０秒程度の熱処理を加え、アロイ法に
よってＡu Ｇe とＧa Ａs を合金化してオーミック特性
を得る。
【００３２】以上が本実施例の製造方法である。
【００３３】つぎに、この製造方法の特徴を説明する。
本実施例の製造方法は、以下の点で従来の方法にない特
徴を有する。すなわち、従来とは異なり、ゲート電極２
６の一方の側（本実施例ではソース側）のみにｎ+ イオ
ン注入を行うため、かかるイオン注入が逆側（ドレイン
側）に影響しないよう、ゲート電極２６およびレジスト
２２がマスクとして用いられることである。
本実施例の製造方法は、以下の点で従来の方法にない特
徴を有する。すなわち、従来とは異なり、ゲート電極２
６の一方の側（本実施例ではソース側）のみにｎ+ イオ
ン注入を行うため、かかるイオン注入が逆側（ドレイン
側）に影響しないよう、ゲート電極２６およびレジスト
２２がマスクとして用いられることである。
【００３４】ここで仮に、従来のようにまずゲートを単
独で形成するとすれば、ゲート長のシュリンクに伴い、
本発明のように、ソースとドレインの層構成が異なるＦ
ＥＴを製造すること、つまりゲートの一方の側のみにイ
オン注入をすることは極めて困難になる。なぜなら、極
めて細いゲートの中心から一方の側（本実施例では右
側）に掛けて精度よくレジストをかけることが困難なた
めで、かかる方法では１ミクロン程度のゲート長から限
界が見えはじめる。
独で形成するとすれば、ゲート長のシュリンクに伴い、
本発明のように、ソースとドレインの層構成が異なるＦ
ＥＴを製造すること、つまりゲートの一方の側のみにイ
オン注入をすることは極めて困難になる。なぜなら、極
めて細いゲートの中心から一方の側（本実施例では右
側）に掛けて精度よくレジストをかけることが困難なた
めで、かかる方法では１ミクロン程度のゲート長から限
界が見えはじめる。
【００３５】ここで注目すべきは、本発明の製造方法に
よれば、最初にレジスト２２の位置を決めると、以降ゲ
ート電極２６の位置、ｎ+ イオン注入が行われる位置が
すべてセルフアラインで決まることである。このため、
マスク合せに必要な設計余裕をとる必要がない。また本
発明の製造方法によれば、ゲート長をいくらでも小さな
幅にとることができる。従って、今後さらにゲート長の
シュリンクを行う場合にも容易に対応することができ
る。
よれば、最初にレジスト２２の位置を決めると、以降ゲ
ート電極２６の位置、ｎ+ イオン注入が行われる位置が
すべてセルフアラインで決まることである。このため、
マスク合せに必要な設計余裕をとる必要がない。また本
発明の製造方法によれば、ゲート長をいくらでも小さな
幅にとることができる。従って、今後さらにゲート長の
シュリンクを行う場合にも容易に対応することができ
る。
【００３６】なお本実施例においては、Ｇa Ａs ＦＥＴ
について説明したが、これは別のプロセスであってもよ
い。また本実施例では、ｎ層を形成した後ソース側にｎ
+ 層を形成したが、この過程は、まずｎ+ 層を形成し、
後にドレイン側にｐイオン注入を行う過程に置き換えて
もよい。形成される２つの半導体領域が同一導体型であ
れば足りるのである。
について説明したが、これは別のプロセスであってもよ
い。また本実施例では、ｎ層を形成した後ソース側にｎ
+ 層を形成したが、この過程は、まずｎ+ 層を形成し、
後にドレイン側にｐイオン注入を行う過程に置き換えて
もよい。形成される２つの半導体領域が同一導体型であ
れば足りるのである。
【００３７】実施例２．ここで、上記した実施例１の製
造方法またはそれと同等の方法によって製造される本発
明の電界効果トランジスタについて説明する。
造方法またはそれと同等の方法によって製造される本発
明の電界効果トランジスタについて説明する。
【００３８】図１５は本発明の電界効果トランジスタの
断面および上面をＧa Ａs ＭＥＳＦＥＴについて示した
図である。図のように、このＦＥＴはゲート電極２６、
ソース電極３８、ドレイン電極４０を有するが、次の点
で特徴的である。すなわち、従来のＦＥＴでは図４に示
す如く、ドレイン電極１２直下がｎ+ 層６であったが、
本発明においてはゲート電極２６およびドレイン電極４
０の下がともにｎ層２０となっている。言い換えれば、
従来は濃度の異なる３以上の不純物層によって形成され
たＦＥＴが、２つの主要な不純物層のみから形成され、
本当の意味でＬＤＤ構造が実現されているのである。
断面および上面をＧa Ａs ＭＥＳＦＥＴについて示した
図である。図のように、このＦＥＴはゲート電極２６、
ソース電極３８、ドレイン電極４０を有するが、次の点
で特徴的である。すなわち、従来のＦＥＴでは図４に示
す如く、ドレイン電極１２直下がｎ+ 層６であったが、
本発明においてはゲート電極２６およびドレイン電極４
０の下がともにｎ層２０となっている。言い換えれば、
従来は濃度の異なる３以上の不純物層によって形成され
たＦＥＴが、２つの主要な不純物層のみから形成され、
本当の意味でＬＤＤ構造が実現されているのである。
【００３９】かかる構成によって、本発明のＦＥＴにお
いてショートチャネル効果が低減される様子を説明す
る。
いてショートチャネル効果が低減される様子を説明す
る。
【００４０】図１６は図１５のＦＥＴの構造を示す図
で、図中Ｂ点におけるバンド図とともに示している。こ
こで、このＦＥＴのチャネル直下には、図５に示すよう
な細いｎ層２は存在しないため、ゲート長に関係なくシ
ョートチャネル効果が現れない。なぜなら、ドレイン側
領域に対するｎ+ 層のイオン注入がないため、従来技術
の課題として説明したショートチャネル効果の原因１、
原因２が発生しえないためである。従って本発明のＦＥ
Ｔは、従来の課題に対して構造面から根本解決を与える
ものである。
で、図中Ｂ点におけるバンド図とともに示している。こ
こで、このＦＥＴのチャネル直下には、図５に示すよう
な細いｎ層２は存在しないため、ゲート長に関係なくシ
ョートチャネル効果が現れない。なぜなら、ドレイン側
領域に対するｎ+ 層のイオン注入がないため、従来技術
の課題として説明したショートチャネル効果の原因１、
原因２が発生しえないためである。従って本発明のＦＥ
Ｔは、従来の課題に対して構造面から根本解決を与える
ものである。
【００４１】ここで図を用いて、本発明のＦＥＴの動作
原理を従来のＦＥＴの動作原理と比較して説明する。
原理を従来のＦＥＴの動作原理と比較して説明する。
【００４２】図１７はゲート直下のポテンシャル障壁の
様子を示す図である。図の上には、従来のＦＥＴにおい
てゲート電圧を変化させ、ＩDSを調節する様子を、また
下には本発明のＦＥＴにおける同様の様子を示してい
る。
様子を示す図である。図の上には、従来のＦＥＴにおい
てゲート電圧を変化させ、ＩDSを調節する様子を、また
下には本発明のＦＥＴにおける同様の様子を示してい
る。
【００４３】この図からわかるように、従来は細いゲー
ト直下のゲート電圧５０全体を上下させることでＩDSを
制御していたが、本発明ではゲートからドレインへ至る
間のポテンシャルがほぼ一定であり、ＩDSの制御は図の
ポテンシャル障壁の肩の部分５２を上下させることで行
われる。従って、ドレイン側には非常に長く、かつ高い
ポテンシャル障壁が存在し、トンネル電流の発生を阻止
することができるのである。
ト直下のゲート電圧５０全体を上下させることでＩDSを
制御していたが、本発明ではゲートからドレインへ至る
間のポテンシャルがほぼ一定であり、ＩDSの制御は図の
ポテンシャル障壁の肩の部分５２を上下させることで行
われる。従って、ドレイン側には非常に長く、かつ高い
ポテンシャル障壁が存在し、トンネル電流の発生を阻止
することができるのである。
【００４４】なお、動作時にはＦＥＴにバイアス電圧が
印加されているため、図のポテンシャル障壁は全体に右
下がりとなる。その結果、ソース側から肩の部分５２を
越えた電子は確実にドレインへ達し、安定動作が保証さ
れる。
印加されているため、図のポテンシャル障壁は全体に右
下がりとなる。その結果、ソース側から肩の部分５２を
越えた電子は確実にドレインへ達し、安定動作が保証さ
れる。
【００４５】ここで、本発明のＦＥＴの特性を図１８お
よび図１９によって説明する。
よび図１９によって説明する。
【００４６】図１８はＦＥＴのゲート長とＶthの関係、
図１９は同様にゲート長とＫ値の関係を示す図で、従来
のＦＥＴの図６および図７に対応する図である。
図１９は同様にゲート長とＫ値の関係を示す図で、従来
のＦＥＴの図６および図７に対応する図である。
【００４７】まず図１８からわかるように、本発明のＦ
ＥＴにおいても、ゲート長が小さくなるに従って与える
べきＶthの絶対値を大きくする必要があるが、従来のＦ
ＥＴに比べれば、かかる制御性の悪化が緩和されている
ことがわかる。一方、図１９から、本発明のＦＥＴにつ
いてはゲート長が小さくなる程、Ｋ値が大きくなること
がわかる。これはＦＥＴとして非常に有利な特性であ
る。
ＥＴにおいても、ゲート長が小さくなるに従って与える
べきＶthの絶対値を大きくする必要があるが、従来のＦ
ＥＴに比べれば、かかる制御性の悪化が緩和されている
ことがわかる。一方、図１９から、本発明のＦＥＴにつ
いてはゲート長が小さくなる程、Ｋ値が大きくなること
がわかる。これはＦＥＴとして非常に有利な特性であ
る。
【００４８】以上の理由から、本発明のＦＥＴはサブミ
クロン、特に０．５ミクロンを切るゲート長においても
非常によい特性を発揮する。本発明のＦＥＴにおいて
は、実施例１で説明した製造方法またはそれに準ずる方
法により、理論上いくらでも小さなゲート長を採用する
ことが可能となり、その効果は大きい。
クロン、特に０．５ミクロンを切るゲート長においても
非常によい特性を発揮する。本発明のＦＥＴにおいて
は、実施例１で説明した製造方法またはそれに準ずる方
法により、理論上いくらでも小さなゲート長を採用する
ことが可能となり、その効果は大きい。
【００４９】
【発明の効果】以上詳細に説明したように本発明の電界
効果トランジスタによれば、ＬＤＤ構造が実現されるた
め、ゲート長に関係なくショートチャネル効果を低減す
ることができる。この結果、ゲート長のシュリンクに伴
う制御性の悪化が抑制され、Ｋ値についてはむしろ良化
する。本発明はｎ+ ／ｉ／ｎ+ 接合部を持たないためド
レイン側が低濃度となり、ドレイン耐圧を上げることも
できる。いずれにせよ、本発明の電界効果トランジスタ
によれば、理論上いくらでも小さなゲート長を採用する
ことができる点で大きな効果を発揮するものである。な
ぜなら、本発明によってさらなる微細化の途が開かれる
ためであり、本発明は従来の課題に対して構造面から根
本解決を与えるためである。
効果トランジスタによれば、ＬＤＤ構造が実現されるた
め、ゲート長に関係なくショートチャネル効果を低減す
ることができる。この結果、ゲート長のシュリンクに伴
う制御性の悪化が抑制され、Ｋ値についてはむしろ良化
する。本発明はｎ+ ／ｉ／ｎ+ 接合部を持たないためド
レイン側が低濃度となり、ドレイン耐圧を上げることも
できる。いずれにせよ、本発明の電界効果トランジスタ
によれば、理論上いくらでも小さなゲート長を採用する
ことができる点で大きな効果を発揮するものである。な
ぜなら、本発明によってさらなる微細化の途が開かれる
ためであり、本発明は従来の課題に対して構造面から根
本解決を与えるためである。
【００５０】また本発明の製造方法によれば、ゲート電
極の一方の側のみにおいて第一半導体領域に不純物が導
入されるため、上記電界効果トランジスタを容易に製造
することができる。この際、第一半導体領域の一部に施
されたマスクによって、ゲート電極の形成および後の工
程において行われる不純物の導入阻止が可能となるだけ
でなく、マスク位置を決めた後、ゲート電極および第二
半導体領域がセルフアラインで形成されるため、さらに
ゲート長をシュリンクすることが可能となる。
極の一方の側のみにおいて第一半導体領域に不純物が導
入されるため、上記電界効果トランジスタを容易に製造
することができる。この際、第一半導体領域の一部に施
されたマスクによって、ゲート電極の形成および後の工
程において行われる不純物の導入阻止が可能となるだけ
でなく、マスク位置を決めた後、ゲート電極および第二
半導体領域がセルフアラインで形成されるため、さらに
ゲート長をシュリンクすることが可能となる。
【図１】従来の方法により、Ｇa Ａs 基板の上にＦＥＴ
を形成する過程を示す図である。
を形成する過程を示す図である。
【図２】従来の方法により、Ｇa Ａs 基板の上にＦＥＴ
を形成する過程を示す図である。
を形成する過程を示す図である。
【図３】従来の方法により、Ｇa Ａs 基板の上にＦＥＴ
を形成する過程を示す図である。
を形成する過程を示す図である。
【図４】従来の方法により、Ｇa Ａs 基板の上にＦＥＴ
を形成する過程を示す図である。
を形成する過程を示す図である。
【図５】図４に示すＦＥＴの構造図である。
【図６】図５に示すＦＥＴのゲート長とＶthの関係を示
す図である。
す図である。
【図７】図５に示すＦＥＴのゲート長とＫ値の関係を示
す図である。
す図である。
【図８】本発明に係る製造方法をＧa Ａs ＭＥＳＦＥＴ
について示した図である。
について示した図である。
【図９】本発明に係る製造方法をＧa Ａs ＭＥＳＦＥＴ
について示した図である。
について示した図である。
【図１０】本発明に係る製造方法をＧa Ａs ＭＥＳＦＥ
Ｔについて示した図である。
Ｔについて示した図である。
【図１１】本発明に係る製造方法をＧa Ａs ＭＥＳＦＥ
Ｔについて示した図である。
Ｔについて示した図である。
【図１２】本発明に係る製造方法をＧa Ａs ＭＥＳＦＥ
Ｔについて示した図である。
Ｔについて示した図である。
【図１３】本発明に係る製造方法をＧa Ａs ＭＥＳＦＥ
Ｔについて示した図である。
Ｔについて示した図である。
【図１４】本発明に係る製造方法をＧa Ａs ＭＥＳＦＥ
Ｔについて示した図である。
Ｔについて示した図である。
【図１５】本発明の電界効果トランジスタの断面および
上面をＧa Ａs ＭＥＳＦＥＴについて示した図である。
上面をＧa Ａs ＭＥＳＦＥＴについて示した図である。
【図１６】図１５に示すＦＥＴの構造図である。
【図１７】ゲート直下のポテンシャル障壁の様子を示す
図である。
図である。
【図１８】本発明に係るＦＥＴのゲート長とＶthの関係
を示す図である。
を示す図である。
【図１９】本発明に係るＦＥＴのゲート長とＫ値の関係
を示す図である。
を示す図である。
２０ ｎ層 ２６ ゲート電極 ３０ ｎ+ 層 ３８ ソース電極 ４０ ドレイン電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/266 29/872 Ｈ０１Ｌ 21/265 Ｍ 29/48 Ｐ Ｈ 9171−4Ｍ 29/80 Ｆ
Claims (3)
- 【請求項１】 特定の不純物濃度を有する第一半導体領
域と、 第一半導体領域に隣接し、かつ第一半導体領域よりも低
い不純物濃度を有する第二半導体領域と、 第一半導体領域上に配置されたソース電極と、 第二半導体領域上に配置されたドレイン電極と、 第一半導体領域および第二半導体領域が接する境界上に
配置されたゲート電極と、 を含むことを特徴とする電界効果トランジスタ。 - 【請求項２】 半絶縁性基板の主面部に、チャネル領域
として使用することのできる第一半導体領域を形成する
第一工程と、 第一工程によって形成された第一半導体領域上を横断す
る形状にてゲート電極を形成する第二工程と、 第二工程によって形成されたゲート電極をマスクとし
て、ゲート電極の一方の側のみにおいて第一半導体領域
に不純物を導入し、第一半導体領域と同一導体型で、か
つ第一半導体領域よりも不純物濃度の低い第二半導体領
域を形成する第三工程と、 を含むことを特徴とする電界効果トランジスタの製造方
法。 - 【請求項３】 請求項２に記載の方法において、 前記第二工程は、 前記第一半導体領域の一部をマスク処理する第一副工程
と、 第一副工程によるマスク処理の後、領域全体を金属膜で
覆う第二副工程と、 第二副工程の結果、金属膜で覆われた領域全体に対して
異方性ドライエッチング処理を行って不要な金属膜を除
去しつつ、マスク端部の側壁に沿った壁状の金属膜を残
す第三副工程と、 を含み、 第一副工程においてマスク処理された領域には、続く第
三工程において行われる不純物の導入が阻止される一
方、第三副工程において残された壁状の金属膜がゲート
電極とされることを特徴とする電界効果トランジスタの
製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6270893A JPH08139103A (ja) | 1994-11-04 | 1994-11-04 | 電界効果トランジスタおよびその製造方法 |
| KR1019950031286A KR960019806A (ko) | 1994-11-04 | 1995-09-22 | 전계효과 트랜지스터 및 그 제조방법 |
| US08/551,285 US5640029A (en) | 1994-11-04 | 1995-10-31 | Field-effect transistor and method of producing same |
| EP95117280A EP0710989A3 (en) | 1994-11-04 | 1995-11-02 | Field-effect transistor and method of producing same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6270893A JPH08139103A (ja) | 1994-11-04 | 1994-11-04 | 電界効果トランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08139103A true JPH08139103A (ja) | 1996-05-31 |
Family
ID=17492444
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6270893A Pending JPH08139103A (ja) | 1994-11-04 | 1994-11-04 | 電界効果トランジスタおよびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5640029A (ja) |
| EP (1) | EP0710989A3 (ja) |
| JP (1) | JPH08139103A (ja) |
| KR (1) | KR960019806A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003069047A (ja) * | 2001-08-30 | 2003-03-07 | Sanyo Electric Co Ltd | ショットキーバリアダイオードおよびその製造方法 |
| EP1280210A3 (en) * | 2001-07-27 | 2005-04-06 | Sanyo Electric Co., Ltd. | Schottky barrier diode and manufacturing method of schottky barrier diode |
| US6753217B2 (en) | 2001-11-29 | 2004-06-22 | Thin Film Electronics Asa | Method for making self-registering non-lithographic transistors with ultrashort channel lengths |
| EP1931841A1 (en) * | 2005-10-07 | 2008-06-18 | Damon Stone | Concrete tile system and method of manufacture |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6046074A (ja) * | 1983-08-24 | 1985-03-12 | Toshiba Corp | 電界効果トランジスタの製造方法 |
| JPH0748503B2 (ja) * | 1988-11-29 | 1995-05-24 | 三菱電機株式会社 | 電界効果トランジスタの製造方法 |
| JPH02253632A (ja) * | 1989-03-27 | 1990-10-12 | Matsushita Electric Ind Co Ltd | 電界効果型トランジスタの製造方法 |
| JP2553699B2 (ja) * | 1989-04-12 | 1996-11-13 | 三菱電機株式会社 | 半導体装置の製造方法 |
| US5147812A (en) * | 1992-04-01 | 1992-09-15 | Motorola, Inc. | Fabrication method for a sub-micron geometry semiconductor device |
-
1994
- 1994-11-04 JP JP6270893A patent/JPH08139103A/ja active Pending
-
1995
- 1995-09-22 KR KR1019950031286A patent/KR960019806A/ko not_active Ceased
- 1995-10-31 US US08/551,285 patent/US5640029A/en not_active Expired - Fee Related
- 1995-11-02 EP EP95117280A patent/EP0710989A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| KR960019806A (ko) | 1996-06-17 |
| EP0710989A2 (en) | 1996-05-08 |
| EP0710989A3 (en) | 1998-07-01 |
| US5640029A (en) | 1997-06-17 |
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