JPS6338894B2 - - Google Patents
Info
- Publication number
- JPS6338894B2 JPS6338894B2 JP54132606A JP13260679A JPS6338894B2 JP S6338894 B2 JPS6338894 B2 JP S6338894B2 JP 54132606 A JP54132606 A JP 54132606A JP 13260679 A JP13260679 A JP 13260679A JP S6338894 B2 JPS6338894 B2 JP S6338894B2
- Authority
- JP
- Japan
- Prior art keywords
- level
- transistor
- circuit
- clock pulse
- connection point
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/40—Gating or clocking signals applied to all stages, i.e. synchronous counters
Landscapes
- Manipulation Of Pulses (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明は電子回路、特に相補型MISFET（絶縁
ゲート電界効果トランジスタ）で構成した分周回
路に関する。
ゲート電界効果トランジスタ）で構成した分周回
路に関する。
分周回路は入力クロツクパルスの周波数を所定
の分周比に低下させる機能を有するものであり、
最も基本的な回路はＤタイプ（遅延型）フリツプ
フロツプ反転出力をＤ入力に帰還するようにして
構成される。又Ｄタイプフリツプフロツプを１ビ
ツトシフトレジスタに置き換えても動作上は同等
である。集積回路におけるシフトレジスタはスタ
テイツク型とダイナミツク型の２種類に分けられ
このうちスタテイツク型シフトレジスタは記憶回
路として双安定回路を用いる方式であり、クロツ
クパルスの周波数がいくら低くても動作が可能で
ある。一方、ダイナミツク型シフトレジスタは次
段の入力容量を記憶手段として利用するシフト回
路構成である。従つてクロツクパルスを所定以上
の周波数で常に印加（リフレツシユ）しなければ
ならないが、構成素子数が少なく又貫通電流が流
れない為消費電力が小さいという長所があること
から比較的高速な用途では使われることが多い。
の分周比に低下させる機能を有するものであり、
最も基本的な回路はＤタイプ（遅延型）フリツプ
フロツプ反転出力をＤ入力に帰還するようにして
構成される。又Ｄタイプフリツプフロツプを１ビ
ツトシフトレジスタに置き換えても動作上は同等
である。集積回路におけるシフトレジスタはスタ
テイツク型とダイナミツク型の２種類に分けられ
このうちスタテイツク型シフトレジスタは記憶回
路として双安定回路を用いる方式であり、クロツ
クパルスの周波数がいくら低くても動作が可能で
ある。一方、ダイナミツク型シフトレジスタは次
段の入力容量を記憶手段として利用するシフト回
路構成である。従つてクロツクパルスを所定以上
の周波数で常に印加（リフレツシユ）しなければ
ならないが、構成素子数が少なく又貫通電流が流
れない為消費電力が小さいという長所があること
から比較的高速な用途では使われることが多い。
第１図は従来のダイナミツク型シフトレジスタ
を用いて構成した1/2分周回路の例である。第２
図のタイムチヤートを用いてクロツクパルスの時
間的な変化t1，t2に於ける動作を順を追つて説明
する。
を用いて構成した1/2分周回路の例である。第２
図のタイムチヤートを用いてクロツクパルスの時
間的な変化t1，t2に於ける動作を順を追つて説明
する。
第１図中MP１〜MP４はＰチヤンネル型
MISFET、MN１〜MN４はｎチヤンネル型
MISFETで、MP２とMN２及びMP４とMN４
で夫々半ビツトシフトレジスタを構成し、A1，
A2はその出力点で図のように縦続接続すること
によつて１ビツトシフトレジスタとして動作す
る。又、MN１，MP１，MN３，MP３はクロ
ツクパルスCP及びその反転パルスで開閉制御
される駆動用トランジスタである。クロツクパル
スCPが“Ｈ”レベルのとき逆相クロツクパルス
CPは“Ｌ”レベルとなり、MISFET MP１，
MN１は共に導通状態、又MISFET MP３，
MN３は共に非導通状態（ハイインピーダンス状
態）となり出力端A2には次段のインバータA3の
入力容量に充電されている電圧値が保持される。
いま出力端A2に“Ｈ”状態が保持されていると
きを時間t1とする。時間t2でクロツクパルスCPが
立ち下がると逆相クロツクパルスは“Ｈ”レ
ベルとなりMISFETMP１，MN１は共に非導通
状態、MP３，MN３は共に導通状態となり出力
端A1には時間t1の“Ｈ”状態が保持され、従つて
出力A2及びインバータI2の出力はそれぞれ“Ｌ”
レベル、“Ｈ”レベルとなる。以上クロツクパル
スCPが“Ｈ”レベルから“Ｌ”レベルに変化す
るときの各インバータの状態の説明を行なつたが
このようなシフトレジスタではクロツク入力と信
号入力が同時に変化することは無いので貫通電流
は非常に少ない。しかしながら第１図の回路では
インバータI2に貫通電流が流れ、又逆相クロツク
パルスの立ち上がり・立ち下がり時間はつつ
ぬけ現象による誤動作を起こさないように信号伝
達時間に比較してインバータI1の反転動作時間を
早くする必要がある為、インバータI1のチヤンネ
ル幅は必然的に大きくなりインバータI1には更に
大きな貫通電流が流れることになる。
MISFET、MN１〜MN４はｎチヤンネル型
MISFETで、MP２とMN２及びMP４とMN４
で夫々半ビツトシフトレジスタを構成し、A1，
A2はその出力点で図のように縦続接続すること
によつて１ビツトシフトレジスタとして動作す
る。又、MN１，MP１，MN３，MP３はクロ
ツクパルスCP及びその反転パルスで開閉制御
される駆動用トランジスタである。クロツクパル
スCPが“Ｈ”レベルのとき逆相クロツクパルス
CPは“Ｌ”レベルとなり、MISFET MP１，
MN１は共に導通状態、又MISFET MP３，
MN３は共に非導通状態（ハイインピーダンス状
態）となり出力端A2には次段のインバータA3の
入力容量に充電されている電圧値が保持される。
いま出力端A2に“Ｈ”状態が保持されていると
きを時間t1とする。時間t2でクロツクパルスCPが
立ち下がると逆相クロツクパルスは“Ｈ”レ
ベルとなりMISFETMP１，MN１は共に非導通
状態、MP３，MN３は共に導通状態となり出力
端A1には時間t1の“Ｈ”状態が保持され、従つて
出力A2及びインバータI2の出力はそれぞれ“Ｌ”
レベル、“Ｈ”レベルとなる。以上クロツクパル
スCPが“Ｈ”レベルから“Ｌ”レベルに変化す
るときの各インバータの状態の説明を行なつたが
このようなシフトレジスタではクロツク入力と信
号入力が同時に変化することは無いので貫通電流
は非常に少ない。しかしながら第１図の回路では
インバータI2に貫通電流が流れ、又逆相クロツク
パルスの立ち上がり・立ち下がり時間はつつ
ぬけ現象による誤動作を起こさないように信号伝
達時間に比較してインバータI1の反転動作時間を
早くする必要がある為、インバータI1のチヤンネ
ル幅は必然的に大きくなりインバータI1には更に
大きな貫通電流が流れることになる。
このように従来の分周回路では消費電力の少な
いダイナミツク型シフトレジスタを使用しながら
ダイナミツク型シフトレジスタ以外にスタテイク
型インバータI2とお互いに逆相の２つのクロツク
パルスを生成する為のクロツクドライバーI1が必
要であり、消費電力を十分少なくすることはでき
なかつた。
いダイナミツク型シフトレジスタを使用しながら
ダイナミツク型シフトレジスタ以外にスタテイク
型インバータI2とお互いに逆相の２つのクロツク
パルスを生成する為のクロツクドライバーI1が必
要であり、消費電力を十分少なくすることはでき
なかつた。
本発明の目的は、消費電力が少なくかつ素子数
の少ない分周機能をもつた電子回路を提供するこ
とにある。
の少ない分周機能をもつた電子回路を提供するこ
とにある。
本発明による電子回路は、相異なる第１および
第２の電源電圧端子と、第１の電源電圧端子と第
１節点との間に接続された一導電型の第１のトラ
ンジスタと、第２の電源電圧端子と第１節点との
間に直列に接続された逆導電型の第２、第３のト
ランジスタと、第１の電源電圧端子と第２節点と
の間に接続された一導電型の第４のトランジスタ
と、第２の電源電圧端子と第２節点との間に接続
された逆導電型の第５、第６のトランジスタと、
第１の電源電圧端子と第３節点との間に直列に接
続された一導電型の第７、第８のトランジスタ
と、第２の電源電圧端子と第３節点との間に接続
された逆導電型の第９のトランジスタとを有し、
第１，３，６，８のトランジスタのゲートにはク
ロツクパルスが印加され、第２のトランジスタの
ゲートは第３節点に、第４、第５のトランジスタ
のゲートは第１節点に、第７、第９のトランジス
タのゲートは第２節点に各々接続される構成をな
す。
第２の電源電圧端子と、第１の電源電圧端子と第
１節点との間に接続された一導電型の第１のトラ
ンジスタと、第２の電源電圧端子と第１節点との
間に直列に接続された逆導電型の第２、第３のト
ランジスタと、第１の電源電圧端子と第２節点と
の間に接続された一導電型の第４のトランジスタ
と、第２の電源電圧端子と第２節点との間に接続
された逆導電型の第５、第６のトランジスタと、
第１の電源電圧端子と第３節点との間に直列に接
続された一導電型の第７、第８のトランジスタ
と、第２の電源電圧端子と第３節点との間に接続
された逆導電型の第９のトランジスタとを有し、
第１，３，６，８のトランジスタのゲートにはク
ロツクパルスが印加され、第２のトランジスタの
ゲートは第３節点に、第４、第５のトランジスタ
のゲートは第１節点に、第７、第９のトランジス
タのゲートは第２節点に各々接続される構成をな
す。
以下に本発明の一実施例を図面を用いて詳細に
説明する。
説明する。
第３図は本発明分周回路を1/2分周回路となる
ように構成した一実施例の回路図で第４図はその
動作を説明する為のタイムチヤートである。
ように構成した一実施例の回路図で第４図はその
動作を説明する為のタイムチヤートである。
図中MP１１〜MP１４はＰチヤンネル型
MISFET、MN１１〜MN１５はｎチヤンネル型
MISFETで、Ｐチヤンネル型MISFETの基板電
位（第２ゲート）はV1電源電圧端子に、一方ｎ
チヤンネル型MISFETの基板電位（第２ゲート）
はV2電源電圧端子に夫々接続されるものとする。
又V1は正電源電位、V2は接地電位とし正論理で
説明する。
MISFET、MN１１〜MN１５はｎチヤンネル型
MISFETで、Ｐチヤンネル型MISFETの基板電
位（第２ゲート）はV1電源電圧端子に、一方ｎ
チヤンネル型MISFETの基板電位（第２ゲート）
はV2電源電圧端子に夫々接続されるものとする。
又V1は正電源電位、V2は接地電位とし正論理で
説明する。
本実施例の回路構成は、相異なる電源電圧端子
間にMP１１，MN１２，MN１１の３つの
MISFETを直列に接続した第１のトランジスタ
回路と、MP１２，MN１４，MN１３を直列に
接続した第２のトランジスタ回路と、MP１４，
MP１３，MP１５を直列に接続した第３のトラ
ンジスタ回路とを有し、第１のトランジスタ回路
のMP１１とMN１２との接続点をA11，第２の
トランジスタ回路のMP１２とMN１４との接続
点をA12、第３のトランジスタ回路のMP１３と
MN１５との接続点をA13としこれら３つの接続
点は以下の様に更に接続される。即ち、接続点
A11は第２トランジスタ回路のMP１２とMN１
４とのゲートに接続され、接続点A12は第３のト
ランジスタ回路のMP１４とMN１５とのゲート
に接続され、接続点A13は帰還されて第１のトラ
ンジスタ回路のMN１２のゲートに接続される。
更に、たゞ１相のクロツクパルスCPが、第１の
トランジスタ回路のMP１１とMN１１とのゲー
トに、又第２のトランジスタ回路のMN１３のゲ
ートに、更に第３のトランジスタ回路のMP１３
のゲートに夫々共通に供給されるように構成され
ている。同図から明らかなように、各段のトラン
ジスタ回路はＰチヤンネル及びＮチヤンネル型
MISFETで構成される１個のインバータ回路と、
ＰチヤンネルあるいはＮチヤンネル型MISFET
で構成される１個の制御用トランジスタとを具備
している。
間にMP１１，MN１２，MN１１の３つの
MISFETを直列に接続した第１のトランジスタ
回路と、MP１２，MN１４，MN１３を直列に
接続した第２のトランジスタ回路と、MP１４，
MP１３，MP１５を直列に接続した第３のトラ
ンジスタ回路とを有し、第１のトランジスタ回路
のMP１１とMN１２との接続点をA11，第２の
トランジスタ回路のMP１２とMN１４との接続
点をA12、第３のトランジスタ回路のMP１３と
MN１５との接続点をA13としこれら３つの接続
点は以下の様に更に接続される。即ち、接続点
A11は第２トランジスタ回路のMP１２とMN１
４とのゲートに接続され、接続点A12は第３のト
ランジスタ回路のMP１４とMN１５とのゲート
に接続され、接続点A13は帰還されて第１のトラ
ンジスタ回路のMN１２のゲートに接続される。
更に、たゞ１相のクロツクパルスCPが、第１の
トランジスタ回路のMP１１とMN１１とのゲー
トに、又第２のトランジスタ回路のMN１３のゲ
ートに、更に第３のトランジスタ回路のMP１３
のゲートに夫々共通に供給されるように構成され
ている。同図から明らかなように、各段のトラン
ジスタ回路はＰチヤンネル及びＮチヤンネル型
MISFETで構成される１個のインバータ回路と、
ＰチヤンネルあるいはＮチヤンネル型MISFET
で構成される１個の制御用トランジスタとを具備
している。
かかる本実施例の1/2分周回路の動作を第４図
のタイムチヤートを参照して説明する。前述した
様にV1電源電圧レベルをＨレベル、V2電源電圧
レベルをＬレベルとする。
のタイムチヤートを参照して説明する。前述した
様にV1電源電圧レベルをＨレベル、V2電源電圧
レベルをＬレベルとする。
今、ある期間P1において分周されるべきクロ
ツクパルスCPがＬレベルであれば、第１のトラ
ンジスタ回路のMP１１は導通し、MN１１は遮
断するので接続点A11はＨレベルとなる。一方、
この期間では接続点A11の電位が第２のトランジ
スタ回路のインバータのゲートに供給されるが、
第２のトランジスタ回路のMN１３は遮断状態と
るため接続点A12は以前の電圧レベル状態を保持
する。
ツクパルスCPがＬレベルであれば、第１のトラ
ンジスタ回路のMP１１は導通し、MN１１は遮
断するので接続点A11はＨレベルとなる。一方、
この期間では接続点A11の電位が第２のトランジ
スタ回路のインバータのゲートに供給されるが、
第２のトランジスタ回路のMN１３は遮断状態と
るため接続点A12は以前の電圧レベル状態を保持
する。
次に期間P2でクロツクパルスCPがＨレベルに
なると第２のトランジスタ回路のMN１３，MN
１４は共に導通し、MP１２は遮断するため接続
点A12はＬレベルになり、第３のトランジスタ回
路のMP１４を導通させる。従つて次に期間P3で
クロツクパルスCPがＬレベルとなると接続点A13
はＨレベルとなり第１のトランジスタ回路の制御
用トランジスタMN１２を導通させる。以上の初
期化動作を行なつた後に、クロツクパルスCPが
Ｈレベルに変化すると（期間t1）、接続点A11はＬ
レベルとなり、次段のトランジスタ回路のMP１
２を強制的に導通せしめ接続点A12の電位をＨレ
ベルとする。これにより、第３のトランジスタ回
路のMP１４，MN１５は夫々遮断、導通状態に
なるので、接続点A13はＬレベルとなり、第１の
トランジスタ回路のMN１２を強制的に遮断す
る。更に、次の期間t2でクロツクパルスCPがＬ
レベルになると、第１のトランジスタ回路の接続
点A11はＨレベルとなるが、第２のトランジスタ
回路においてMN１３が遮断されているためその
出力端としての接続点A12は以前の状態即ちＨレ
ベルを保持する。従つて接続点A13の出力レベル
も変化せず、この期間t2はＬレベル出力を存続す
る。次に、期間t3においてクロツクパルスCPが
Ｈレベルに立ち上がると、MN１２が遮断状態に
ある第１のトランジスタ回路の接続点A11はハイ
インピーダンス状態に設定されるが、次段のトラ
ンジスタMN１４のゲートに蓄積された電荷が放
電されるまで、Ｈレベルを保持する。一方、この
時クロツクパルスCPもＨレベルであるから第２
のトランジスタ回路のMN１３は導通し、接続点
A12はＬレベルに変化する。更に期間t4でクロツ
クパルスCPがＬレベルになると、第３のトラン
ジスタ回路の接続点A13はMP１４，MP１３が共
に導通し、MN１５が遮断状態であるからＨレベ
ルを出力し、第１のトランジスタ回路の制御トラ
ンジスタMN１２を導通させる。次に、期間t5で
クロツクパルスCPがＨレベルに変化すると、接
続点A11はＬレベルとなり、接続点A12はＨレベ
ルにシフトされる。
なると第２のトランジスタ回路のMN１３，MN
１４は共に導通し、MP１２は遮断するため接続
点A12はＬレベルになり、第３のトランジスタ回
路のMP１４を導通させる。従つて次に期間P3で
クロツクパルスCPがＬレベルとなると接続点A13
はＨレベルとなり第１のトランジスタ回路の制御
用トランジスタMN１２を導通させる。以上の初
期化動作を行なつた後に、クロツクパルスCPが
Ｈレベルに変化すると（期間t1）、接続点A11はＬ
レベルとなり、次段のトランジスタ回路のMP１
２を強制的に導通せしめ接続点A12の電位をＨレ
ベルとする。これにより、第３のトランジスタ回
路のMP１４，MN１５は夫々遮断、導通状態に
なるので、接続点A13はＬレベルとなり、第１の
トランジスタ回路のMN１２を強制的に遮断す
る。更に、次の期間t2でクロツクパルスCPがＬ
レベルになると、第１のトランジスタ回路の接続
点A11はＨレベルとなるが、第２のトランジスタ
回路においてMN１３が遮断されているためその
出力端としての接続点A12は以前の状態即ちＨレ
ベルを保持する。従つて接続点A13の出力レベル
も変化せず、この期間t2はＬレベル出力を存続す
る。次に、期間t3においてクロツクパルスCPが
Ｈレベルに立ち上がると、MN１２が遮断状態に
ある第１のトランジスタ回路の接続点A11はハイ
インピーダンス状態に設定されるが、次段のトラ
ンジスタMN１４のゲートに蓄積された電荷が放
電されるまで、Ｈレベルを保持する。一方、この
時クロツクパルスCPもＨレベルであるから第２
のトランジスタ回路のMN１３は導通し、接続点
A12はＬレベルに変化する。更に期間t4でクロツ
クパルスCPがＬレベルになると、第３のトラン
ジスタ回路の接続点A13はMP１４，MP１３が共
に導通し、MN１５が遮断状態であるからＨレベ
ルを出力し、第１のトランジスタ回路の制御トラ
ンジスタMN１２を導通させる。次に、期間t5で
クロツクパルスCPがＨレベルに変化すると、接
続点A11はＬレベルとなり、接続点A12はＨレベ
ルにシフトされる。
即ち、かかる動作より明らかなように、第２の
トランジスタ回路の接続点A12はクロツクパルス
CPの１周を取り出せば、クロツクパルスに対し
て1/2の分周出力を得ることができる。ここでク
ロツクパルスCPの立上りあるいは立下りの変化
時間は各トランジスタ回路の動作時間より十分速
いため、回路が誤動作を起こしたり、あるいは電
源端子V1−V2間に貫通電流通路が形成されるこ
ともない。
トランジスタ回路の接続点A12はクロツクパルス
CPの１周を取り出せば、クロツクパルスに対し
て1/2の分周出力を得ることができる。ここでク
ロツクパルスCPの立上りあるいは立下りの変化
時間は各トランジスタ回路の動作時間より十分速
いため、回路が誤動作を起こしたり、あるいは電
源端子V1−V2間に貫通電流通路が形成されるこ
ともない。
以上の様に本実施例によれば、1/2分周回路を
構成する素子数は従来に比べて４個少なく、即ち
従来の素子数の2/3の素子数（９個）で済みかつ
そのため回路自体も小型化することができ極めて
低価格で製造できる。更に素子数が少ないこと及
び貫通電流通路が極めて限定されること、更に
たゞ一相のクロツクパルスでよいこと等により従
来に比べてその消費電力は大幅に低減される。
構成する素子数は従来に比べて４個少なく、即ち
従来の素子数の2/3の素子数（９個）で済みかつ
そのため回路自体も小型化することができ極めて
低価格で製造できる。更に素子数が少ないこと及
び貫通電流通路が極めて限定されること、更に
たゞ一相のクロツクパルスでよいこと等により従
来に比べてその消費電力は大幅に低減される。
更に、本発明の分周回路の新規な回路構成によ
れば、第５図に示すように1/3分周回路としても
有効である。
れば、第５図に示すように1/3分周回路としても
有効である。
第５図において、第３図の1/2分周回路と同じ
回路構成部には同一符号を用いた。従つて、1/3
分周回路では第３図における第３のトランジスタ
回路の後段に、更に第２及び第３のトランジスタ
回路と同様の第4MP１５，MN１７，MN１６及
び第5MP１７，MP１６，MN１８のトランジス
タ回路を付加するだけでよい。この場合、第１の
トランジスタ回路の制御トランジスタMN１２の
ゲートへ帰還される出力は第５のトランジスタ回
路の接続点A15の電位とすればよい。
回路構成部には同一符号を用いた。従つて、1/3
分周回路では第３図における第３のトランジスタ
回路の後段に、更に第２及び第３のトランジスタ
回路と同様の第4MP１５，MN１７，MN１６及
び第5MP１７，MP１６，MN１８のトランジス
タ回路を付加するだけでよい。この場合、第１の
トランジスタ回路の制御トランジスタMN１２の
ゲートへ帰還される出力は第５のトランジスタ回
路の接続点A15の電位とすればよい。
かかる1/3分周回路の動作を第６図を参照して
以下に説明する。
以下に説明する。
第３図の1/2分周回路と同様に最初に期間P1〜
P5の初期化動作が行なわれた後、期間t1以降の分
周動作が行なわれる。期間t1でクロツクパルスが
Ｈレベルになると、第１のトランジスタ回路の接
続点A11はＬレベルとなり、以後のトランジスタ
回路の接続点A12，A13，A14，A15は強制的にＨ，
Ｌ，Ｈ，Ｌの各レベルにシフトされる。期間t2で
は接続点A11はＨレベルに変化し、次の期間t3で
接続点A12はＬレベルにシフトされる。この時第
３のトランジスタ回路の接続点A13はハイインピ
ーダンス状態となるが、以前の出力レベル即ちＬ
レベルが保持され、クロツクパルスCPがＬレベ
ルに立ち下がつた期間t4で、Ｈレベルにシフトさ
れる。これにより接続点A14は期間t5即ちクロツ
クパルスCPがＨレベルとなるとＬレベルとなり
次の期間t6で最後段の接続点A15がＨレベルにシ
フトされ、第１のトランジスタ回路の制御トラン
ジスタMN１２を導通せしめる。従つて、クロツ
クパルスCPがＨレベルに変化した期間t7で接続
点A11はＬレベル、接続点A12，A13は夫々Ｈ，Ｌ
レベルとなり、この接続点A13から分周出力を取
り出すことによつてクロツクパルスCPの1/3の分
周比が得られる。
P5の初期化動作が行なわれた後、期間t1以降の分
周動作が行なわれる。期間t1でクロツクパルスが
Ｈレベルになると、第１のトランジスタ回路の接
続点A11はＬレベルとなり、以後のトランジスタ
回路の接続点A12，A13，A14，A15は強制的にＨ，
Ｌ，Ｈ，Ｌの各レベルにシフトされる。期間t2で
は接続点A11はＨレベルに変化し、次の期間t3で
接続点A12はＬレベルにシフトされる。この時第
３のトランジスタ回路の接続点A13はハイインピ
ーダンス状態となるが、以前の出力レベル即ちＬ
レベルが保持され、クロツクパルスCPがＬレベ
ルに立ち下がつた期間t4で、Ｈレベルにシフトさ
れる。これにより接続点A14は期間t5即ちクロツ
クパルスCPがＨレベルとなるとＬレベルとなり
次の期間t6で最後段の接続点A15がＨレベルにシ
フトされ、第１のトランジスタ回路の制御トラン
ジスタMN１２を導通せしめる。従つて、クロツ
クパルスCPがＨレベルに変化した期間t7で接続
点A11はＬレベル、接続点A12，A13は夫々Ｈ，Ｌ
レベルとなり、この接続点A13から分周出力を取
り出すことによつてクロツクパルスCPの1/3の分
周比が得られる。
かかる参考例を見ても明らかなように、クロツ
クパルスは１相だけでよく、かつ貫通電流も流れ
ないので消費電力が減少でき、しかも素子数も少
なくてよい。
クパルスは１相だけでよく、かつ貫通電流も流れ
ないので消費電力が減少でき、しかも素子数も少
なくてよい。
この様に、第２及び第３のトランジスタ回路を
夫々縦続に接続することによつて任意の分周比が
得られることは明白である。
夫々縦続に接続することによつて任意の分周比が
得られることは明白である。
更に、例えば第７図に示すように第３図の1/2
分周回路を構成する第３のトランジスタ回路を初
段に設け、第１及び第２のトランジスタ回路を
夫々順次後段にずらすように構成すれば、第８図
に示すように最後段のトランジスタ回路の出力を
１／２分周出力として取り出すこともできる。
分周回路を構成する第３のトランジスタ回路を初
段に設け、第１及び第２のトランジスタ回路を
夫々順次後段にずらすように構成すれば、第８図
に示すように最後段のトランジスタ回路の出力を
１／２分周出力として取り出すこともできる。
この場合も第３図、第４図の実施例と同様に第
８図に示すように期間P1〜P3の初期化動作が行
なわれた後に期間t1以降の分周動作に入る。
８図に示すように期間P1〜P3の初期化動作が行
なわれた後に期間t1以降の分周動作に入る。
尚、本実施例以外に例えば直列に接続された同
種チヤンネルのゲート電極同志を入れ換えても差
し支えない。又、本実施例ではリセツト（プリセ
ツト）回路を省略してあるが例えば１個のｎチヤ
ンネル型MISFETをｎチヤンネル型
MISFETMN１３と並列に入れるか、あるいは
接続点A12の出力と電源端子V2間に入れてそのゲ
ート電極をＨレベルにし、かつクロツクパルス
CPをＨレベルにすることによつて可能である。
種チヤンネルのゲート電極同志を入れ換えても差
し支えない。又、本実施例ではリセツト（プリセ
ツト）回路を省略してあるが例えば１個のｎチヤ
ンネル型MISFETをｎチヤンネル型
MISFETMN１３と並列に入れるか、あるいは
接続点A12の出力と電源端子V2間に入れてそのゲ
ート電極をＨレベルにし、かつクロツクパルス
CPをＨレベルにすることによつて可能である。
更に、リセツト（プリセツト）機能としては１
個のｎチヤンネル型MISFETをｎチヤンネル型
MISFETMN１５と並列に入れるか、又は接続
点A13の出力と電源端子V2間に入れてそのゲート
電極をＨレベルにし、かつクロツクパルスCPを
Ｌレベルにすることによつても可能である。
個のｎチヤンネル型MISFETをｎチヤンネル型
MISFETMN１５と並列に入れるか、又は接続
点A13の出力と電源端子V2間に入れてそのゲート
電極をＨレベルにし、かつクロツクパルスCPを
Ｌレベルにすることによつても可能である。
尚、本実施例ではクロツクパルスの１／ｎ分周
比を得るような出力の取り出しを説明したが、各
図からも明らかなように任意の接続点から出力を
取り出すことによつて、３／2n〜2n−１／2nの
分周比を得ることができることは明らかであり、
分周出力の使用範囲が拡大される。
比を得るような出力の取り出しを説明したが、各
図からも明らかなように任意の接続点から出力を
取り出すことによつて、３／2n〜2n−１／2nの
分周比を得ることができることは明らかであり、
分周出力の使用範囲が拡大される。
第１図は従来の1/2分周回路の回路図、第２図
はそのタイムチヤート、第３図は本発明による分
周回路の一実施例を示す回路図、第４図は第３図
に示された分周回路のタイムチヤート、第５図、
第７図は夫々本発明を用いた分周回路の参考例を
示す回路図、第６図、第８図は夫々そのタイムチ
ヤートである。 MP１〜MP４，MP１１〜MP１７……Ｐチヤ
ンネル型MISFET、MN１〜MN４，MN１１〜
MN１８……ｎチヤンネル型MISFET、CP……
クロツクパルス、Ａ……接続点、I1，I2……イン
バータ。
はそのタイムチヤート、第３図は本発明による分
周回路の一実施例を示す回路図、第４図は第３図
に示された分周回路のタイムチヤート、第５図、
第７図は夫々本発明を用いた分周回路の参考例を
示す回路図、第６図、第８図は夫々そのタイムチ
ヤートである。 MP１〜MP４，MP１１〜MP１７……Ｐチヤ
ンネル型MISFET、MN１〜MN４，MN１１〜
MN１８……ｎチヤンネル型MISFET、CP……
クロツクパルス、Ａ……接続点、I1，I2……イン
バータ。
Claims (1)
- １ 異なる電源電圧を有する第１および第２の電
源電圧端子と、前記第１の電源電圧端子と第１の
節点の間に接続された一導電型の第１のトランジ
スタと、前記第２の電源電圧端子と前記第１の節
点の間に直列に接続された逆導電型の第２および
第３のトランジスタと、前記第１の電源電圧端子
と第２の節点の間に接続された一導電型の第４の
トランジスタと、前記第２の電源電圧端子と前記
第２の節点の間に直列に接続された逆導電型の第
５および第６のトランジスタと、前記第１の電源
電圧端子と第３の節点の間に直列に接続された一
導電型の第７および第８のトランジスタと、前記
第２の電源電圧端子と前記第３の節点の間に接続
された逆導電型の第９のトランジスタとを具備
し、前記第１、第３、第６および第８のトランジ
スタのゲートにはクロツクパルスが印加され、前
記第２のトランジスタのゲートは前記第３の節点
に、前記第４および第５のトランジスタのゲート
は前記第１の節点に、前記第７および第９のトラ
ンジスタのゲートは前記第２の節点にそれぞれ接
続されていることを特徴とする電子回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13260679A JPS5656043A (en) | 1979-10-15 | 1979-10-15 | Electronic circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13260679A JPS5656043A (en) | 1979-10-15 | 1979-10-15 | Electronic circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5656043A JPS5656043A (en) | 1981-05-16 |
| JPS6338894B2 true JPS6338894B2 (ja) | 1988-08-02 |
Family
ID=15085256
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13260679A Granted JPS5656043A (en) | 1979-10-15 | 1979-10-15 | Electronic circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5656043A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2530330Y2 (ja) * | 1993-06-28 | 1997-03-26 | 株式会社メイトテクニカル | 横付け用手摺の支柱固定装置 |
| KR101790320B1 (ko) * | 2010-04-09 | 2017-10-25 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 분주 회로 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54139457A (en) * | 1978-04-21 | 1979-10-29 | Hitachi Ltd | Dynamic counter circuit |
-
1979
- 1979-10-15 JP JP13260679A patent/JPS5656043A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5656043A (en) | 1981-05-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6714060B2 (en) | Master slave flip-flop circuit functioning as edge trigger flip-flop | |
| US3749937A (en) | Electrical dividing circuits | |
| JPH10224191A (ja) | 遅延回路 | |
| JPH01286618A (ja) | 出力回路およびそれを用いた論理回路 | |
| US4472645A (en) | Clock circuit for generating non-overlapping pulses | |
| US6700425B1 (en) | Multi-phase clock generators that utilize differential signals to achieve reduced setup and hold times | |
| JPH01200819A (ja) | メモリ集積回路 | |
| JPS5941609B2 (ja) | 相補ｍｏｓ回路装置 | |
| US4044270A (en) | Dynamic logic gate | |
| JPS6338894B2 (ja) | ||
| JPH06177719A (ja) | クロック発生回路 | |
| US3668425A (en) | Complementary metal oxide semiconductor exclusive or gate | |
| JPS5928986B2 (ja) | 半導体集積回路 | |
| US5426382A (en) | Complementary logic recovered energy circuit | |
| US4701748A (en) | Key circuit | |
| JP2541244B2 (ja) | クロック発生回路 | |
| JPH02123826A (ja) | Ｃｍｏｓインバータ回路 | |
| US8994415B1 (en) | Multiple VDD clock buffer | |
| JPH0427729B2 (ja) | ||
| JPS61214817A (ja) | Ｃｍｏｓ集積回路 | |
| JP2574839B2 (ja) | クロック駆動回路 | |
| JPH10229331A (ja) | 入力回路 | |
| JPH01209813A (ja) | 出力バッファ回路 | |
| JPH07131329A (ja) | 出力バッファ | |
| CN120049871A (zh) | 一种延时可调的低功耗的上电复位电路 |