JPS6339143B2

JPS6339143B2 -

Info

Publication number: JPS6339143B2
Application number: JP54171743A
Authority: JP
Inventors: Mitsutoshi Magai; Masaaki Sakai; Kenji Nakano; Tadahiko Nakamura
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1979-12-29
Filing date: 1979-12-29
Publication date: 1988-08-03
Also published as: JPS5696576A

Description

【発明の詳細な説明】本発明はビデオ信号の奇数フイールドと偶数フ
イールドとを識別するためのデイジタル的に構成
されたフレーミング回路に関するものである。

回転ヘツドを用いたヘリカルスキヤン式VTR
においては、周知のようにドラム位相サーボ、ド
ラム速度サーボ、キヤプスタン位相サーボ及びキ
ヤプスタン速度サーボ等の４つのサーボ系が設け
られている。従来これらのサーボ回路は一般にア
ナログ制御方式が用いられているため、IC化が
難しくまた経時変化、温度特性等の問題があつ
た。そこで、最近、デイジタル制御方式によるサ
ーボ回路の開発が進められ、一部で実施化されつ
つある。

上記ドラム位相サーボ、キヤプスタン位相サー
ボにおいては、記録時にビデオ信号から抜き取ら
れた垂直同期信号を基準信号として用いるように
している。即ち、ドラム位相サーボでは垂直同期
信号とドラムに設けられたパルスジエネレータか
ら得られるパルスとを位相比較して誤差電圧を
得、キヤプスタン位相サーボでは垂直同期信号と
キヤプスタンに設けられた周波数発電機から得ら
れるパルスとを位相比較して誤差電圧を得るよう
にしている。また前述のデイジタルサーボ回路で
は基準発振器を設け、この基準発振器で種々のク
ロツクパルス及び基準信号を作つて各サーボ系を
構成する所定の回路に供給するようにしている。
この基準発振器はサブキヤリア周波数で駆動され
ると共に記録時又は外部同期再生時は垂直同期信
号でリセツトをかけるようにしている。

而して、上記垂直同期信号はビデオ信号から垂
直同期分離回路で抜き取られるが、抜き取られた
垂直同期信号が奇数フイールドのものか偶数フイ
ールドのものかを識別する必要がある場合が生じ
る。例えばアセンブル編集時において、テープの
編集点で接続される二つの信号のフイールドが奇
数が偶数かを識別する場合等がある。このような
場合はフイールド毎にレベルが反転するフレーミ
ング信号を得て識別を行うようにしている。この
フレーミング信号は前述したデイジタルサーボ回
路においては、アセンブル編集時等において、前
記基準発振器をリセツトする場合に用いられる。

従来のフレーミング信号を得るためのフレーミ
ング回路は、例えば、フレーム毎に得られるフレ
ーミングパルスと垂直同期信号で反転されるパル
スとを位相比較し、両者がＮ回連続して一致しな
かつた場合に、上記パルスの位相を反転するよう
にしている。このようなフレーミング回路はCR
を含むモノマルチを用いているために、IC化が
困難であり、またCRのばらつきの調整に手間が
かかり、さらにはノイズによる誤動作が生じ易い
等の問題があつた。また、上記Ｎの回数は３回程
度必要とされているが、このためにはモノマルチ
を３個用いる必要があり、従つて調整が困難とな
り、実際にＮ＝３とすることは困難であつた。従
つて従来のフレーミング回路は精度上にも問題が
あつた。

本発明は上記の問題を解決するためのものであ
るが、本発明の説明に先立ち、先ず本発明を適用
し得るデイジタルサーボ回路の実施例の概略を第
１〜３図と共に説明する。尚、このサーボ回路が
適用されるヘリカルスキヤン式VTRの形式は特
に問わないが、ここでは回転２ヘツド180゜オメガ
巻きタイプの場合について述べる。

第１図は回転ドラム及びキヤプスタンの回路位
相及び回転速度を制御する誤差信号を作る回路を
示し、第２図は上記誤差信号を受けて制御される
モータ駆動部分の回路を示す。このサーボ回路で
はドラム及びキヤプスタンの位相及び速度を検出
するために、従来と同様にドラムにPG（パルスジ
エネレータ）が設けられると共にキヤプスタンに
FG（周波数発電機）が設けられる。

第２図及び第３図に示すように、Ａヘツド及び
Ｂヘツドが取付けられたドラム１の底面には６個
の磁石２が配され、その内側に１個の磁石３が磁
石２に対して所定の角度間隔を以つて配されてい
る。また、磁石２の回転円周上に近接して２個の
ヘツド４，５が30゜〜40゜の間隔を以つて配され、
磁石３の回転円周上に近接してヘツド６が配され
ている。これらの磁石２，３及びヘツド４，５に
より上記PGが構成される。上記構成によれば、
ドラム１が回転するときヘツド４，５から得られ
る略180HzのパルスSPG_A信号とSPG_B信号との間
隔はドラム１の速度を表わすものとなる。またヘ
ツド６から得られる略30HzのパルスPPG信号の
周期はドラム１の位相を表わすものとなる。

テープ７を走行させるためのキヤプスタン８の
軸には、周面に所定周規の着磁が成された円板９
が設けられている。この円板９に近接してヘツド
１０，１１が配されている。これらの円板９及び
ヘツド１０，１１により上記FGが構成される。
この構成によれば、ヘツド１０，１１から得られ
る360Hz又は450HzのパルスFG_A信号とFG_B信号と
の間隔はキヤプスタン８の速度を表わすものとな
る。また、テープ７のコントロールトラツクに記
録されたCTL信号はCTLヘツド１２で検出され
る。このCTL信号は再生時のキヤプスタン位相
サーボに用いられる。

第１図の回路は、点線で囲まれるデイジタル部
と他の部分のアナログ部とに分けられるが、両者
共LSIの同一チツプ上に形成される。この回路は
基本的には、第２図の各ヘツドから得られる
SPG_A、SPG_B、FG_A、FG_B、CTL等のパルスを受
けて、これらのパルス間隔に加えられるクロツク
をカウンタで計数し、この計数値によりPWM回
路（パルス巾変調回路）の出力デユーテイ比を制
御し、このPWM出力を誤差電圧としてLSIの外
に出すような構成となつている。このために基準
発振器１５が設けられ、この基準発振器１５で
種々の周波数の上記クロツクを作つて各カウンタ
に供給するようにしている。この基準発振器１５
は、上記クロツクの外に所要の基準パルスも作つ
ており、記録時又は外部同期再生時にはビデオ信
号のバーストから得られるサブキヤリア信号SC
をクロツクとして駆動され、外部同期モード以外
の再生時には自走発振する。

ドラム速度サーボ系においては、フリツプフロ
ツプ１６をSPG_A信号により可変遅延回路１７を
通じてセツトすると共にSPG_B信号でリセツトす
る。従つてこのフリツプフロツプ１６の出力パル
ス巾はドラムの速度に応じたものとなり、このパ
ルス巾でDSカウンタ（ドラムスピードカウンタ）
１８を動作させてクロツクを計数する。この計数
値によりPWM回路１９の出力デユーテイ比が制
御されることにより、ドラム位相サーボ用の誤差
電圧DSPWM信号がバツフアアンプ２０を通じ
て得られる。尚、可変遅延回路１７は周波数調整
電圧Ec₁が加えられてSPG_A信号の周波数を調整
する。

ドラム位相サーボ系においては、フリツプフロ
ツプ２１をPPG信号により可変遅延回路２２を
通じてセツトすると共に基準発振器１５から得ら
れる30Hzの基準信号SP₁でリセツトする。従つて
このフリツプフロツプ２１の出力パルス巾はドラ
ムの位相を表わすものとなり、このパルス巾で
DPカウンタ（ドラム位相カウンタ）２３を動作
させてクロツクを計数する。この計数値により
PWM回路２４の出力デユーテイ比が制御される
ことにより、ドラム位相制御用の誤差電圧
DPPWM信号がスイツチ回路２５の接点ａ及び
バツフアアンプ２０を通じて得られる。尚、可変
遅延回路２２は調整電圧Ec₂が加えられることに
よりPPG信号の位相を調整する。また、スイツ
チ回路２５はスペシヤルモード（スローモーシヨ
ン、スチル、サーチモード等）時には接点ｂ側に
切換えられる。この切換えはシユミツト回路２６
を通じて加えられる切換え信号SSにより行われ
る。このスペシヤルモードでは、再生ビデオ信号
の水平同期信号PBHが正規の時間間隔で再生さ
れるようにH.AFCPWM回路２７からDPPWM
信号を得るようにしている。このためにこのH.
AFCPWM回路２７にはPWM回路２４の出力の
一部が加えられると共にPBHD信号がシユミツ
ト回路２６を通じて加えられる。尚、第１図の２
６で示す全てのシユミツト回路はノイズ対策のた
めに設けられるものである。PPG信号はヘツド
Ａ，Ｂのスイツチング信号SWを作るためにも用
いられる。このためにSPG_A信号とPPG信号とが
PG抜き取り回路２８に加えられる。この回路２
８ではPPG信号の間隔の略中央位置が検出され、
この検出位置が可変遅延回路２９で調整電圧Ec₃
により調整された後、スイツチングパルス発振器
３０に加えられる。この発振器３０には別に
PPG信号が加えられており、このPPG信号と上
記検出位置とに基いて所定のスイツチング信号
SWが得られる。この信号SWは垂直発振器４９
にも加えられ、この垂直発振器４９より、ノーマ
ルモード時の信号系を制御する垂直ブランキング
パルスVBLK信号及びスペシヤルモード時の擬
似垂直同期信号VD′が得られらる。

キヤプスタン速度サーボ系においては、フリツ
プフロツプ３１をFG_A信号でセツトし、FG_B信号
でリセツトする。従つてこのフリツプフロツプ３
１の出力パルス巾はキヤプスタンの速度に応じた
ものとなり、このパルス巾でCSカウンタ（キヤ
プスタンスピードカウンタ）３２を動作させてク
ロツクを計数する。この計数値でPWM回路３３
の出力デユーテイ比を制御することにより、キヤ
プスタン速度制御用の誤差信号CSPWMが得られ
る。CSカウンタ３２に加えられるクロツク周波
数はスイツチ回路３４により、キヤプスタンの設
定速度に応じて２通りに切換えられる。キヤプス
タンの速度は、例えば１時間記録再生と２時間記
録再生、即ちテープの１倍速走行と1/2倍速走行
とで異なる。この速度設定信号SHがフリツプフ
ロツプ等から成る速度設定回路３５を介してスイ
ツチ回路３４に加えられることにより、クロツク
周波数が切換えられる。

キヤプスタン位相サーボ系においては、記録時
には、FC_B信号を分周カウンタ３６によつて略30
Hzに分周した信号がスイツチ回路３７のREC・
ASS接点を介してフリツプフロツプ３８をリセ
ツトする。また、基準発振器１５から得られる30
Hzの信号SP₂が、スイツチ回路３７のREC接点を
介して上記フリツプフロツプ３８をセツトする。
尚、上記信号SP₂はバツフアアンプ２０を通じて
REC・CTL信号としてテープのコントロールト
ラツクに記録される。上記フリツプフロツプ３８
の出力パルス巾はキヤプスタンの位相を表わすも
のとなり、このパルス巾でCPカウンタ（キヤプ
スタン位相カウンタ）３９が動作されてクロツク
が計数される。この計数値でPWM回路４０の出
力デユーテイ比が制御されることにより、キヤプ
スタン位相制御用の誤差電圧CPPWM信号が得
られる。再生時には、上記SP₂信号が可変遅延回
路４１及びスイツチ回路３７のPB・ASS接点を
介してフリツプフロツプ３８をセツトすると共
に、PB・CTL信号がPB接点を介してフリツプ
フロツプ３８をリセツトすることによつて、
CPPWM信号が得られる。可変遅延回路４１は
調整電圧Ec₄が加えられることにより、信号SP₂
によるサーボ基準位置を調整する。スイツチ回路
３７は、記録モード設定信号REC又は後述する
アセンブル編集モード設定信号ASSがゲート４
２を介して加えられることにより切換えられる。

FG_A、FG_B信号は逓倍回路４３で４倍の周波数
に逓倍されてPWM回路４４及びキヤプスタン速
度検出回路４５に加えられ、これらの回路より信
号CSPWM（スペシヤル）及び信号CSを得る。信
号CSPWM（スペシヤル）は、スペシヤルモード
時におけるキヤプスタン速度検出信号となり、信
号CSはキヤプスタン速度の倍率を表わすものと
なる。

アセンブル編集時においては、テープが編集点
に達したときスイツチ３７の下側接点がPBから
REC−ASS側に切換わる。またこのとき分周カ
ウンタ３６がPB・CTL信号でリセツトされるこ
とにより、CTL信号及びトラツクの接ぎ目の移
行がスムーズに行われる。

基準発振器１５の出力を入力ビデオ信号の偶数
フイールド及び奇数フイールドで同期させる必要
がある場合は、この基準発振器１５はフレーム検
出回路４７からのフレームパルスでリセツトされ
る。このフレーム検出回路４７は、入力ビデオ信
号の同期信号REC・SYNC信号から垂直同期分
離回路４８で抜き取られた垂直同期信号に基いて
上記フレームパルスを作り、ON・OFF信号よつ
て必要なときに動作される。

以上のようにして得られる各誤差電圧は第２図
の各回路に加えられらる。DSPWM信号と
DPPWM信号は積分回路５０，５１で夫々直流
電圧となり加算器５２で加算される。この加算出
力がモータドライブアンプ５３を通じてサーボモ
ータ５４に加えられることにより、このモータ５
４の位相及び速度が制御される。CSPWM信号と
CPPWM信号は積分回路５５，５６で夫々直流
電圧となり加算器５７で加算される。この加算出
力が、スイツチ回路５８の接点ａからモータドラ
イブアンプ５９を通じてキヤプスタンモータ６０
に加えられることにより、このモータ６０の位相
及び速度が制御される。

スペシヤルモード時には、スイツチ回路５８が
信号SSによりｂ接点側に切換えられる。また
CSPWN（スペシヤル）信号が制御回路６１で速
度指定信号SCMと比較され、この比較出力が積
分回路６２、スイツチ回路５８及びアンプ５９を
通じてモータ６０に加えられることにより、この
モータ６０が指定された速度で回転する。

次に本発明によるフレーミング回路の実施例を
第４図と共に説明する。尚、第４図の回路は第１
図のフレーム検出回路４７として用いることがで
きるものである。

第４図のフレーミング回路は、フレーミングパ
ルス作成回路６３とノイズ禁止回路６４と垂直同
期分離回路６５とで構成されている。フレーミン
グパルス作成回路６３は、入力端子６６、インバ
ータ６７及びアンドゲート６９で構成される微分
回路７０、フリツプフロツプ７１、アンド回路７
２、カウンタ７３、デコーダ７４、カウンタ７
５、アンド回路７６及びインバータ７７及びアン
ド回路７９で構成される微分回路８０により構成
されている。尚、カウンタ７３，７５には例えば
第１図の基準発振器１５から例えば1MHzのクロ
ツクパルスが加えられている。ノイズ禁止回路６
４は、フリツプフロツプ８１、アンド回路８２，
８３、カウンタ８４、デコーダ８５、オア回路８
６及び出力端子８７により構成されている。

次にフレーミングパルス作成回路６３の回路動
作を第５図と共に説明する。

入力端子６６に偶数フイールドの合成同期信号
SYNCが加えられているものとする。このSYNC
信号には水平同期信号HD，EQ′、垂直同期信号
VD₀及び等化パルスEQ、が含まれている。この
SYNC信号は垂直同期分離回路６５に加えられて
垂直同期信号VDが抜き取られる。このVD信号
はVD₀信号期間の所定位置を表わすものとして取
り出される。SYNC信号はまた微分回路７０で微
分されて微分パルスが得られる。。この微分パル
スはアンド回路７２に加えられると共にフリツプ
フロツプ７１をその立下りでリセツトする。この
結果、フリツプフロツプ７１のQ₁出力が「１」
（高レベル）のとき、微分パルスの立上りがアン
ド回路７２を通じてカウンタ７３をリセツトす
る。この後、Q₁出力は微分パルスの立下りで
「０」（低レベル）となる。カウンタ７３はリセツ
トされるとクロツクパルスをカウントし、この計
数値がデコーダ７４でデコードされる。デコーダ
７４はカウンタ７３がリセツトされてから略3/4
Ｈ（Ｈ：水平走査期間）を経た時点の出力でフリ
ツプフロツプ７１をセツトしてQ₁出力を「１」
と成す。この結果、信号SYNCの1H毎の立上り
でカウンタ７３がリセツトされるようになり、こ
の状態がt₁時点まで得り返される。デコーダ７４
からはリセツトから略6/5Ｈを経た時点の出力が
取り出されるように成されているが、t₁時点まで
は上記6/5Ｈの出力は得られない。SYNC信号の
t₁時点の立上りでカウンタ７３がリセツトされて
から1H経過するとVD₀信号の期間となる。従つ
て、t₁時点から最初のEQ′信号の立上りまでの略
1.5H間はカウンタ７３はリセツトされない。こ
の結果、デコーダ７４より、t₁時点から6/5Ｈ経
た時点の出力が得られる。この出力は奇数フイー
ルドでは得られない。即ち、奇数フイールドの場
合は、第５図のSYNC信号のHD信号が点線で示
すように1/2Ｈだけずれるため、カウンタ７３の
リセツト時点及びt₁時点も偶数フイールドの場合
に対して1/2Ｈずれることになる。この結果、カ
ウンタ７３は常に1H毎にリセツトされることに
なり、従つてデコーダ７４からは6/5Ｈ出力は得
られない。尚、最後の等化パルスEQから6/5Ｈ出
力が得られる。

偶数フイールドで最初に得られた上記6/5Ｈ出
力はカウンタ７５をリセツトする。このカウンタ
７５は遅延用の分周カウンタで、前記リセツトか
らクロツクを所定数カウントするまで出力を
「１」に保持する。このカウンタ出力とVD信号
とがアンド回路７６に加えられ、このアンド出力
が微分回路８０で微分されることによつて、フレ
ーミングパルスFPが得られる。

このフレーミングパルスは、１フレーム毎に偶
数フイールドで得られるが、SYNC信号にノイズ
があつたり、又はHD，EQ信号が欠落した場合
には、誤つた位置に出力されたり、あるいは奇数
フイールドで出力されたり、また出力されないこ
とがある。このような誤動作を防止するためにフ
レーミングパルスFPはノイズ禁止回路６４に加
えられてノイズの影響を除去される。

次にノイズ禁止回路６４の回路動作を第６図と
共に説明する。

このノイズ禁止回路６４はVD信号の立下りで
フリツプフロツプ８１をトリガすることによつ
て、そのQ₂出力としてのフレーミング信号を得
るものである。このフレーミング信号は、VD信
号の1/2周期で所定のフイールドで所定の位相を
持つものである。第６図に示すフレーミングパル
スFPにおいて、〇印のパルスは偶数フイールド
で得られる正しいフレーミングパルスであり、×
印のパルスは誤つた位置に表われたパルスであ
る。また△印のパルスは、例えば前述したアセン
ブル編集時において、信号の接ぎ目で偶数フイー
ルドが続けて入力されたために得られるフレーミ
ングパルスである。

フリツプフロツプ８１はVD信号の立下りでト
リガされ、そのQ₂出力とパルスFPとがアンド回
路８２に加えられ、₂出力と〇印パルスFPとが
アンド回路８３に加えられる。この結果、₂出
力の「１」と〇印のパルスFPとのアンド出力が
オア回路８６を通じてフリツプフロツプ８１とカ
ウンタ８４とをリセツトするが、〇印のパルス
FPが加えられている限り、フリツプフロツプ８
１はリセツトと無関係に、1/2VD周期のフレー
ミング信号を出力端子８７に出力する。×印のパ
ルスFPが加えられた場合は、このパルスFPとQ₂
出力の「１」とのアンド出力がカウントパルスと
してカウンタ８４でカウントされるが、次の〇印
のパルスFPと₂出力とのアンド出力によりこの
カウンタ８４はリセツトされる。またQ₂出力も
１／２VD周期を保持する。×印のパルスFPが二つ続
いてその間に〇印のパルスFPが無い場合もカウ
ンタ８４は「２」までカウントしてリセツトさ
れ、Q₂出力も変化しない。△印のパルスが連続
して加えられた場合は、カウンタ８４は「３」を
計数したときにリセツトされ、同時にフリツプフ
ロツプ８１もリセツトされて、Q₂、₂出力が反
転する。従つて、この場合は△印のパルスFPは
誤つたパルスFPでは無く、フレームの位相が反
転したものと見なされて、それに応じた1/2VD
のフレーミング信号が得られる。

本発明は、合成同期信号の水平同期信号エツジ
から略1/2Ｈ期間よりも長く、略1.5H期間よりも
短い期間（例えば信号HDから3/4Ｈと6/5Ｈとの
間）に上記合成同期信号の立上りエツジを検出す
るエツジ検出回路７０〜７４と、上記エツジ検出
回路の出力信号に基づいて所定期間にゲート信号
を発生するゲート信号発生回路７５と、上記ゲー
ト信号によつて上記合成同期信号から分離された
垂直同期信号を抽出し、この抽出した垂直同期信
号に基づいてフレームパルス信号を出力するフレ
ームパルス形成回路７６とを有することを特徴と
するフレーミング回路に係るものである。

また本発明は、上記合成同期信号から分離され
た垂直同期信号でトリガされるフリツプフロツプ
回路８１と、上記フリツプフロツプ回路出力信号
の極性と上記フレームパルスの信号極性とを比較
し、両者の極性が所定の関係にあるとき第１のリ
セツト信号を出力する第１のリセツト信号形成回
路８３と、上記両者の極性が所定の関係にないこ
とが所定回数連続したとき第２のリセツト信号を
出力する第２のリセツト信号形成回路８２，８
４，８５とを設け、上記第１又は第２のリセツト
信号により、上記フリツプフロツプ回路及び上記
第２のリセツト信号形成回路をリセツトすると共
に、上記フリツプフロツプ回路の出力信号をフレ
ーミング信号と成すようにしたことを特徴とする
フレーミング回路に係るものである。

従つて本発明によれば、CRを用いず純デイジ
タル的に回路を構成することができる。またカウ
ンタを用いることによつて、前述したＮの回数を
３回とすることができるので、精度を向上させる
ことができる。

【図面の簡単な説明】

第１図は本発明を適用し得るVTRのデイジタ
ルサーボ回路の回路系統図、第２図はVTRのモ
ータ駆動部の回路系統図、第３図は回転ドラムの
底面図、第４図は本発明の実施例を示す回路系統
図、第５図及び第６図は第４図のタイムチヤート
である。なお図面に用いられている符号において、６３
……フレーミングパルス作成回路、６４……ノイ
ズ禁止回路、６５……垂直同期分離回路、７１，
８１……フリツプフロツプ、７３，８４……カウ
ンタ、８２，８３……アンド回路、である。

Claims

【特許請求の範囲】１合成同期信号の水平同期信号エツジから略1/
２Ｈ期間よりも長く、略1.5H期間よりも短い期間
に上記合成同期信号の立上りエツジを検出するエ
ツジ検出回路と、上記エツジ検出回路の出力信号に基づいて所定
期間にゲート信号を発生するゲート信号発生回路
と、上記ゲート信号によつて上記合成同期信号から
分離された垂直同期信号を抽出し、この抽出した
垂直同期信号に基づいてフレームパルス信号を出
力するフレームパルス形成回路とを有することを特徴とするフレーミング回路。２合成同期信号の水平同期信号エツジから略1/
２Ｈ期間よりも長く、略1.5H期間よりも短い期間
に上記合成同期信号の立上りエツジを検出するエ
ツジ検出回路と、上記エツジ検出回路の出力信号に基づいて所定
期間にゲート信号を発生するゲート信号発生回路
と、上記ゲート信号によつて上記合成同期信号から
分離された垂直同期信号を抽出し、この抽出した
垂直同期信号に基づいてフレームパルス信号を出
力するフレームパルス形成回路と、上記合成同期信号から分離された垂直同期信号
でトリガされるフリツプフロツプ回路と、上記フリツプフロツプ回路の出力信号の極性と
上記フレームパルス信号の極性とを比較し、両者
の極性が所定の関係にあるとき第１のリセツト信
号を出力する第１のリセツト信号形成回路と、上記両者の極性が所定の関係にないことが所定
回数連続したとき第２のリセツト信号を出力する
第２のリセツト信号形成回路とを設け、上記第１又は第２のリセツト信号によ
り、上記フリツプフロツプ回路及び上記第２のリ
セツト信号形成回路をリセツトすると共に、上記
フリツプフロツプ回路の出力信号をフレーミング
信号と成すようにしたことを特徴とするフレーミ
ング回路。