JPS6340341A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6340341A JPS6340341A JP18383086A JP18383086A JPS6340341A JP S6340341 A JPS6340341 A JP S6340341A JP 18383086 A JP18383086 A JP 18383086A JP 18383086 A JP18383086 A JP 18383086A JP S6340341 A JPS6340341 A JP S6340341A
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- insulating film
- silicon oxide
- conductive layer
- silicon
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体装置の製造方法に関し、特に多層配線
間の層間絶縁膜の形成方法に関するものである。
間の層間絶縁膜の形成方法に関するものである。
第２図は従来のこの種の技術を示す工程断面図である。
第２図において、１はシリコン基板、２は第１層シリコ
ン酸化膜、３は第１層多結晶シリコンゲート膜、４Ａは
シリコン基板上の第２層シリコン酸化膜、４Ｂは熱酸化
によシ第２層シリコン酸化膜４Ａと同時に形成された第
１層多結晶シリコンゲート膜３上の層間絶縁膜としての
シリコン酸化膜、５は第２層多結晶シリコンゲート膜で
ある。さらにｔ□ｚ１は第２層シリコン酸化膜４人の膜
厚で、ｔｏｘ２は層間絶縁膜４Ｂの膜厚である。
ン酸化膜、３は第１層多結晶シリコンゲート膜、４Ａは
シリコン基板上の第２層シリコン酸化膜、４Ｂは熱酸化
によシ第２層シリコン酸化膜４Ａと同時に形成された第
１層多結晶シリコンゲート膜３上の層間絶縁膜としての
シリコン酸化膜、５は第２層多結晶シリコンゲート膜で
ある。さらにｔ□ｚ１は第２層シリコン酸化膜４人の膜
厚で、ｔｏｘ２は層間絶縁膜４Ｂの膜厚である。
またｓ １ｏｘ３は第１層多結晶シリコンゲート膜３
の側壁に形成されたシリコン酸化膜の膜厚である。
の側壁に形成されたシリコン酸化膜の膜厚である。
次にこのような構造の形成方法について説明する＠まず
、シリコン基板１上に第１層シリコン酸化膜２を全面に
形成し、次いでＣＶＤ法によって、第１層多結晶シリコ
ンゲート膜３となる多結晶シリコン膜を同じく全面に形
成する。その後、写真製版技術とエツチング技術を使っ
て、前記多結晶シリコン膜を所望のパターンに選択エツ
チングし、第１層多結晶シリコンゲート膜３とする。引
き続いて、この第１層シリコンゲート膜３をマスクとし
て、露出した前記第１層シリコン酸化膜２を除去する（
第２図（ａ））。なお、第１層シリコン酸化膜２の代シ
に、シリコン窒化膜またはシリコン酸化膜とシリコン窒
化膜との多層構造膜を用いても良い。
、シリコン基板１上に第１層シリコン酸化膜２を全面に
形成し、次いでＣＶＤ法によって、第１層多結晶シリコ
ンゲート膜３となる多結晶シリコン膜を同じく全面に形
成する。その後、写真製版技術とエツチング技術を使っ
て、前記多結晶シリコン膜を所望のパターンに選択エツ
チングし、第１層多結晶シリコンゲート膜３とする。引
き続いて、この第１層シリコンゲート膜３をマスクとし
て、露出した前記第１層シリコン酸化膜２を除去する（
第２図（ａ））。なお、第１層シリコン酸化膜２の代シ
に、シリコン窒化膜またはシリコン酸化膜とシリコン窒
化膜との多層構造膜を用いても良い。
引き続いて、ウェハ全体を酸化雰囲気中で熱処理し、前
記シリコン基板１上に熱酸化膜である第２層シリコン酸
化膜４Ａを形成する。この時、同時に前記第１層多結晶
シリコンゲート膜３も酸化され、その上壁および側壁に
シリコン酸化膜４Ｂが形成される（第２図（ロ））。こ
の後、第２層目の配線材料となる多結晶シリコン膜をＣ
ＶＤで形成して、第２層多結晶シリコンゲート膜５とす
る（第２図（Ｃ））。
記シリコン基板１上に熱酸化膜である第２層シリコン酸
化膜４Ａを形成する。この時、同時に前記第１層多結晶
シリコンゲート膜３も酸化され、その上壁および側壁に
シリコン酸化膜４Ｂが形成される（第２図（ロ））。こ
の後、第２層目の配線材料となる多結晶シリコン膜をＣ
ＶＤで形成して、第２層多結晶シリコンゲート膜５とす
る（第２図（Ｃ））。
以上のように、従来の半導体装置では、シリコン基板１
上の第２層シリコン酸化膜４人と第１層多結晶シリコン
ゲート膜３上のシリコン酸化膜４Ｂとが、酸化によシ同
時に形成されるために、いかなる酸化法を用いても、ま
た、第１層多結晶シリコンゲート膜３として不純物をド
ープした多結晶シリコンを使用しても、第２図（ロ）に
示したシリコン基板１上の酸化膜厚ｔＯＸｌと第１層多
結晶シリコンゲート膜３の上面および側壁に形成された
酸化膜厚ｔｏｘｚ ＊ ｔＯＸ３との関係は下記のよう
になる。
上の第２層シリコン酸化膜４人と第１層多結晶シリコン
ゲート膜３上のシリコン酸化膜４Ｂとが、酸化によシ同
時に形成されるために、いかなる酸化法を用いても、ま
た、第１層多結晶シリコンゲート膜３として不純物をド
ープした多結晶シリコンを使用しても、第２図（ロ）に
示したシリコン基板１上の酸化膜厚ｔＯＸｌと第１層多
結晶シリコンゲート膜３の上面および側壁に形成された
酸化膜厚ｔｏｘｚ ＊ ｔＯＸ３との関係は下記のよう
になる。
２ ｔｏｘｌ （ｔｏｘｚ≦５ｔｏｘ１ ・・・・・
・ （１）２ ｔａｘｉ （ｔＯｘ３≦３ｔｏｘ１
・・・・・・ （２）〔発明が解決しようとする問題点
〕 一般に、半導体装置においては、各層の配線の信号伝達
速度を高めるために、配線間の容量を可能な限シ低減し
たい。そのためには、第２図０）における第１層多結晶
シリコンゲート膜３の上面のシリコン酸化膜厚ｔｏｘ２
および側面のシリコン酸化膜厚ｔｏｘ３はできるだけ大
きくしたい。他方、半導体装置の集積度が向上するに従
って、トランジスター等を構成するシリコン基板１上の
シリコン酸化膜４Ａの膜厚ｔ ＯＸＩは必然的に小さく
ならざるを得ない。ところが、上述したように従来の方
法をとる限シ、両者の間には（１） 、 （２１式の関
係が成立するため、ｔｏｘｌを小さくすると、ｔｏｘ２
およびｔｏｘ３も同様に小さくなシ、配線間の容量が増
大する結果となる。
・ （１）２ ｔａｘｉ （ｔＯｘ３≦３ｔｏｘ１
・・・・・・ （２）〔発明が解決しようとする問題点
〕 一般に、半導体装置においては、各層の配線の信号伝達
速度を高めるために、配線間の容量を可能な限シ低減し
たい。そのためには、第２図０）における第１層多結晶
シリコンゲート膜３の上面のシリコン酸化膜厚ｔｏｘ２
および側面のシリコン酸化膜厚ｔｏｘ３はできるだけ大
きくしたい。他方、半導体装置の集積度が向上するに従
って、トランジスター等を構成するシリコン基板１上の
シリコン酸化膜４Ａの膜厚ｔ ＯＸＩは必然的に小さく
ならざるを得ない。ところが、上述したように従来の方
法をとる限シ、両者の間には（１） 、 （２１式の関
係が成立するため、ｔｏｘｌを小さくすると、ｔｏｘ２
およびｔｏｘ３も同様に小さくなシ、配線間の容量が増
大する結果となる。
この発明は、上記のような問題点を解決するためになさ
れたもので、配線間容量が低く、高速動作が可能で、し
かも集積度の高い半導体装置な得ることを目的とする。
れたもので、配線間容量が低く、高速動作が可能で、し
かも集積度の高い半導体装置な得ることを目的とする。
この発明に係る半導体装置の製造方法は、第１層導電層
を覆う第１の絶縁膜を形成した後、とれらを覆って、第
２および第３の絶縁膜を形成する。
を覆う第１の絶縁膜を形成した後、とれらを覆って、第
２および第３の絶縁膜を形成する。
このとき、第１と第２．第２と第３の絶Ｉ＆膜は、相互
に選択的にエツチング可能外ものとする。次いで、第３
の絶縁膜に異方性エツチングを施し、第１層導電層の側
壁部のみ残してこれを除去する。
に選択的にエツチング可能外ものとする。次いで、第３
の絶縁膜に異方性エツチングを施し、第１層導電層の側
壁部のみ残してこれを除去する。
さらに第３の絶縁膜に覆われていない第２の絶縁膜をエ
ツチングにより除去し、第１層導電層を形成しない部分
に露出させた半導体基板表面に、第４の絶縁膜を形成す
る。
ツチングにより除去し、第１層導電層を形成しない部分
に露出させた半導体基板表面に、第４の絶縁膜を形成す
る。
第１層導電層上の第１の絶縁膜と、第１層導電層を形成
しない部分の半導体基板上の第４の絶縁膜とは、全く独
立に形成され、例えば第１の絶縁膜のみＣＶＤ法により
厚く形成することも自在でおる。また、異方性エツチン
グを利用して第１層導電層の側壁部に第３の絶縁膜を残
すどとによシ、この部分の層間絶縁膜の膜厚も大きくな
る。
しない部分の半導体基板上の第４の絶縁膜とは、全く独
立に形成され、例えば第１の絶縁膜のみＣＶＤ法により
厚く形成することも自在でおる。また、異方性エツチン
グを利用して第１層導電層の側壁部に第３の絶縁膜を残
すどとによシ、この部分の層間絶縁膜の膜厚も大きくな
る。
以下、この発明の一実施例を図について説明する。第１
図に右いて、シリコン基板１の上に当該シリコン基板１
を熱酸化して第１層シリコン酸化Ｍ２を形成し、その上
に第１層多結晶シリコン膜３人を形成する（第１図（ａ
））。
図に右いて、シリコン基板１の上に当該シリコン基板１
を熱酸化して第１層シリコン酸化Ｍ２を形成し、その上
に第１層多結晶シリコン膜３人を形成する（第１図（ａ
））。
引き続いて第１層多結晶シリコン膜３Ａ上に、ＣＶＤ法
によってシリコン酸化膜６を形成する（第１図（ｂ））
。
によってシリコン酸化膜６を形成する（第１図（ｂ））
。
次に、写真製版技術とエツチング技術を利用して、シリ
コン酸化膜６を選択的に除去し、引続き当該シリコン酸
化Ｈ１Ｘ６をマスクとして第１層多結晶シリコン膜３人
を第１層多結晶シリコンゲート膜３に加工し、同様に第
１層シリコン酸化膜２を連続的に選択除去して、所望の
パターンを形成する（第１図（Ｃ））。
コン酸化膜６を選択的に除去し、引続き当該シリコン酸
化Ｈ１Ｘ６をマスクとして第１層多結晶シリコン膜３人
を第１層多結晶シリコンゲート膜３に加工し、同様に第
１層シリコン酸化膜２を連続的に選択除去して、所望の
パターンを形成する（第１図（Ｃ））。
次に、シリコン基板１を熱酸化して第２層シリコン酸化
膜４を形成し、さらにＣＶＤ法またはＮｓ雰囲気中で熱
処理する方法により、前記第２層シリコン酸化膜４上全
面にシリコン窒化膜７を形成する（第１図（ｄ））。
膜４を形成し、さらにＣＶＤ法またはＮｓ雰囲気中で熱
処理する方法により、前記第２層シリコン酸化膜４上全
面にシリコン窒化膜７を形成する（第１図（ｄ））。
さらに、ＣＶＤ法を利用して、シリコン酸化膜８を形成
する（第１図（Ｃ））。その後、ＲＩＥ （Ｒｅａｃｔ
ｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法によって、上記シ
リコン酸化膜８を除去する。この時、シリコン窒化膜７
との界面でエツチングを停止する（第１図（ｆ））。適
当なエツチング条件を選択することによって、シリコン
酸化ｗＸ８とシリコン窒化膜７とのエツチング選択比を
充分に大きくとることができ、容易にシリコン窒化膜７
との界面でエツチングを停止できる。異方性エツチング
でらるＲＩＥを利用したことによシ、マスク等を用いる
ことなく、第１層多結晶シリコンゲート膜３の側壁部の
みに、シリコン酸化膜８を自己整合的に残すことができ
る。
する（第１図（Ｃ））。その後、ＲＩＥ （Ｒｅａｃｔ
ｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法によって、上記シ
リコン酸化膜８を除去する。この時、シリコン窒化膜７
との界面でエツチングを停止する（第１図（ｆ））。適
当なエツチング条件を選択することによって、シリコン
酸化ｗＸ８とシリコン窒化膜７とのエツチング選択比を
充分に大きくとることができ、容易にシリコン窒化膜７
との界面でエツチングを停止できる。異方性エツチング
でらるＲＩＥを利用したことによシ、マスク等を用いる
ことなく、第１層多結晶シリコンゲート膜３の側壁部の
みに、シリコン酸化膜８を自己整合的に残すことができ
る。
次に、シリコン窒化膜７をエツチング技術を用いて除去
しく第１図（２））、さらにシリコン基板１上の第２層
シリコン酸化膜４を除去する（第１図Φ））。その後、
改めてシリコン基板１を熱酸化してシリコン酸化膜９を
形成する。これは、このシリコン基板１上のシリコン酸
化膜の品質が、装置の特性に大きな影響を及ぼすことか
ら、それ以前のプロセスにおいてダメージを受けている
シリコン酸化膜４を除去し、ダメージのないシリコン酸
化膜９と交換したものである。次いで、ＣＶＤ法を用い
て第２層多結晶シリコンゲート膜５を形成する（第１図
（ｉ））。
しく第１図（２））、さらにシリコン基板１上の第２層
シリコン酸化膜４を除去する（第１図Φ））。その後、
改めてシリコン基板１を熱酸化してシリコン酸化膜９を
形成する。これは、このシリコン基板１上のシリコン酸
化膜の品質が、装置の特性に大きな影響を及ぼすことか
ら、それ以前のプロセスにおいてダメージを受けている
シリコン酸化膜４を除去し、ダメージのないシリコン酸
化膜９と交換したものである。次いで、ＣＶＤ法を用い
て第２層多結晶シリコンゲート膜５を形成する（第１図
（ｉ））。
以上説明した実施例に詔いて、第２層シリコン酸化膜４
の形成は、熱酸化法の代夛にＣＶＤ法等の堆積法を用い
て行なってもよい。
の形成は、熱酸化法の代夛にＣＶＤ法等の堆積法を用い
て行なってもよい。
以上のように、この発明によれば、異方性エツチングの
利用によシ余分なマスク等を用いる必要もなく、第１層
導電層の側壁部を含めて眉間絶縁膜を厚く形成できる一
方、第１層導電層のない半導体基板上の絶縁膜は、上記
層間絶縁膜とは独立に薄く形成できるため、配線間容量
が低く、高速動作が可能になるとともに１集積度の高い
半導体装置が得られる効果がある。
利用によシ余分なマスク等を用いる必要もなく、第１層
導電層の側壁部を含めて眉間絶縁膜を厚く形成できる一
方、第１層導電層のない半導体基板上の絶縁膜は、上記
層間絶縁膜とは独立に薄く形成できるため、配線間容量
が低く、高速動作が可能になるとともに１集積度の高い
半導体装置が得られる効果がある。
第１図は本発明の一実施例を示す工程断面図、第２図は
従来例を示す工程断面図である。 １・・・・シリコン基板、３・・争・第１層多結晶シリ
コンゲート膜、４，６，８，９・・・・シリコン酸化膜
、５・・・・・第２層多結晶シリコンケー）Ｊｌ、７・
ｍ−・シリコン窒化膜。
従来例を示す工程断面図である。 １・・・・シリコン基板、３・・争・第１層多結晶シリ
コンゲート膜、４，６，８，９・・・・シリコン酸化膜
、５・・・・・第２層多結晶シリコンケー）Ｊｌ、７・
ｍ−・シリコン窒化膜。
Claims (4)
- （１）半導体基板表面上に選択的に第１層導電層を形成
する工程と、この第１層導電層を覆う第１の絶縁膜を形
成する工程と、これら第１層導電層および第１の絶縁膜
を覆つて、第１の絶縁膜に対して選択的にエッチング可
能な第２の絶縁膜および当該第２の絶縁膜に対して選択
的にエッチング可能な第３の絶縁膜を順次形成する工程
と、第３の絶縁膜に異方性エッチングを施し、第１層導
電層の側壁部のみ残して当該第３の絶縁膜を除去する工
程と、第３の絶縁膜に覆われていない第２の絶縁膜をエ
ッチングにより除去し、第１層導電層を形成しない部分
に半導体基板表面を露出させる工程と、露出した半導体
基板表面に第４の絶縁膜を形成する工程と、第２層導電
層を形成する工程とを含むことを特徴とする半導体装置
の製造方法。 - （２）第１および第３の絶縁膜をシリコン酸化膜とし、
少なくとも第１層導電層上の第１の絶縁膜および第３の
絶縁膜をそれぞれＣＶＤ法により形成することを特徴と
する特許請求の範囲第１項記載の半導体装置の製造方法
。 - （３）第２の絶縁膜をシリコン窒化膜とし、ＣＶＤ法に
より形成することを特徴とする特許請求の範囲第２項記
載の半導体装置の製造方法。 - （４）第２の絶縁膜をシリコン窒化膜とし、第１の絶縁
膜を構成するシリコン酸化膜を窒化処理することにより
形成することを特徴とする特許請求の範囲第２項記載の
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18383086A JPS6340341A (ja) | 1986-08-04 | 1986-08-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18383086A JPS6340341A (ja) | 1986-08-04 | 1986-08-04 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6340341A true JPS6340341A (ja) | 1988-02-20 |
Family
ID=16142590
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18383086A Pending JPS6340341A (ja) | 1986-08-04 | 1986-08-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6340341A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007207784A (ja) * | 2006-01-30 | 2007-08-16 | Toshiba Corp | 半導体装置 |
-
1986
- 1986-08-04 JP JP18383086A patent/JPS6340341A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007207784A (ja) * | 2006-01-30 | 2007-08-16 | Toshiba Corp | 半導体装置 |
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