JPS6340495B2 - - Google Patents

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JPS6340495B2
JPS6340495B2 JP55157113A JP15711380A JPS6340495B2 JP S6340495 B2 JPS6340495 B2 JP S6340495B2 JP 55157113 A JP55157113 A JP 55157113A JP 15711380 A JP15711380 A JP 15711380A JP S6340495 B2 JPS6340495 B2 JP S6340495B2
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JP
Japan
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capacitor
integrated
capacitors
amplifier
terminal
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JP55157113A
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JPS5685864A (en
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Ruuku Beruju Jan
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TOMUSON SA
Original Assignee
TOMUSON SA
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Publication date
Application filed by TOMUSON SA filed Critical TOMUSON SA
Publication of JPS5685864A publication Critical patent/JPS5685864A/ja
Publication of JPS6340495B2 publication Critical patent/JPS6340495B2/ja
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H19/00—Networks using time-varying elements, e.g. N-path filters
    • H03H19/004—Switched capacitor networks
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/005—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements using switched capacitors, e.g. dynamic amplifiers; using switched capacitors as resistors in differential amplifiers

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  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Amplifiers (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Filters That Use Time-Delay Elements (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Description

【発明の詳細な説明】 本発明は容量切換回路に関する。
本発明はまたそのような回路を有する容量切換
フイルタ及び電荷移送フイルタに関する。
並列に切換えられるｎ個の容量に同一電圧が同
時に印加され、増幅電圧が直列に切換えられるｎ
個の容量の両端子Ａ及びＢ間に得られるごとき、
並列に又は直列に周期的に切換えられるｎ個の容
量を本質的に有する増幅器が知られている。ｎ個
の容量の直列又は並列の周期的な切換えは、スイ
ツチング動作を行なうMOSトランジスタによつ
てなされる。ｎ個の容量とトランジスタは一般に
シリコンからなる同一の半導体基板上に集積され
ている。
容量は、シリカ層で基板をおおいその中に基板
と並列に多結晶シリコンの２つの層を集積させる
技術で形成される。シリカ層上には互いに絶縁さ
れた２つの部分をもつアルミニウム層がもうけら
れ、集積容量のプレートが多結晶シリコン層の１
つに結合されたアルミニウム層の一方で形成され
る。
ここに生ずる問題は、各集積容量Ｃがそのプレ
ートの各々と基板との間に寄生容量を構成するこ
とにある。寄生容量の１つCp2の値は一定で小さ
いが、他方の寄生容量Cp1は集積容量に比例する
大きな値を有する。
寄生容量Cp1は周知の容量切換増幅器のゲイン
を減少させる。更に、この増幅器が差動増幅器と
して用いられる場合に、寄生容量Cp1がコモンモ
ードの相当な増加を生ずる。
２つの切換容量をもつ差動増幅器については、
その寄生容量に対して与えられる補償が知られて
いる。この補償は寄生容量Cp1によるゲインの減
衰なしにコモンモードをなくすものである。この
結果、この補償はこの種の増幅器にのみ適用可能
であるという大きな欠点を有する。
1979年６月21日、15巻、No.13の電気工学展望の
P377及びP378における論文（the article
appearing in the review Electronics Letters
of 21 June 1979，volume 15，No.13，pages
377 and 378）に、集積容量の寄生容量Cp1を簡
単かつ効果的に補償する方法が示されている。動
作中における寄生容量の充放電を除去するため、
低電位差が寄生容量Cp1のプレート上に維持され
ねばならない。このため、電圧フオロアーステー
ジが、Cp1が生ずる下層の多結晶シリコンを含む
容量プレートに接続される集積容量の各端子B1
と、多結晶シリコン層に対面するシリカ―シリコ
ン境界面にもうけられる基板と逆の拡散ゾーン、
との間に結合される。
本発明による容量切換回路は各集積容量の端子
B1と基板における拡散ゾーンとの間に電圧フオ
ロアーステージを有する。接地される端子B1を
もつ集積容量だけは、電圧フオロアーステージ及
び拡散ゾーンをもたない。
本発明は、第１に、簡単かつ効果的な方法で寄
生容量Cp1による欠点を除去し、増幅器のゲイン
を増加する。従つて、増幅器が３つの切換容量を
有していれば、３に近いゲインが得られる。
周知の差動容量切換増幅器のコモンモードもま
た事実上ないものとされる。
本発明はまた、増幅器が差動であると否とにか
かわらず、また切換えられる容量の数にかかわら
ず、周知の増幅器の寄生容量Cp1を補償する長所
を有する。
以下図面により実施例を説明する。
第１図は寄生容量Cp1を補償する集積容量の断
面図を示す。先に示したように、容量は、例えば
Ｐ型の一般にシリコン半導体基板１をおおうシリ
カ層２による技術で形成される。多結晶シリコン
N1およびN2の２つの面はシリカ層の中に集積さ
れ、基板に平行に配置される。シリカ層上には、
シリカで互いに絶縁された２つの部分n1及びn2か
らなるアルミニウム層がもうけられる。集積容量
の各プレートは、多結晶シリコン層の１つに結合
されたアルミニウム層の一方で形成される。
下面N1の多結晶シリコンを有する容量のプレ
ートに接続された集積容量の端子をB1、上面N2
の多結晶シリコンを有する容量のプレートに接続
された集積容量の端子をB2と称する。
金属化物で分離されるシリカ層は、それらと基
板との間のシリカ層に比較して薄い。酸化物層２
を有し一般に電位の基準とされる半導体基板１の
存在が、各集積容量の端子B1及びB2上に寄生容
量Cp1及びCp2を導く。これらの寄生容量が第１図
において破線で示される。
Cp1とCp2の値は同一ではない。Cp1の値は高く、
集積容量Ｃの値に比例する。Cp2の値は固定的で、
アルミニウム層n2の設計如何で小さくすることが
できる。従つて、寄生容量Cp1が特にやつかいで
ある。この容量は、動作中に当該容量の充放電を
なくすごとくそのプレート上に定電位差を維持す
ることによつて補償される。このため、多結晶シ
リコンN1とN2の層に対面するシリカ―シリコン
境界面に基板と逆の型の拡散ゾーンが形成され
る。第１図に示される例では、基板のＰ型に対
し、拡散ゾーンはN1型である。電圧フオロアー
ステージが端子B1と拡散ゾーン３との間に接続
される。
電圧フオロアーステージは、バイアス電圧VDD
とグラウンドとの間に直列に接続される２個の
MOSトランジスタT1及びT2で形成される。集積
容量の端子B1はVDDに接続されたトランジスタT1
のゲートに接続され、拡散ゾーン３とT1及びT2
の共通電極とがグラウンドされたトランジスタ
T2のゲートに接続される。
この電圧フオロアーステージは一般に半導体基
板１上に集積される。第１図の構造は寄生容量
Cp1を補償するためのものを示す。寄生容量Cp2を
補償することもまた可能であるが、しかしこれは
非常に小さいので一般に必要ない。
第２図は本発明による容量切換増幅器を示す。
周期的に並列から直列に又はこの逆に切換えら
れるｎ個の容量、C11，C12，…，C1oが与えられ
る。
（ｎ−１）個のMOSトランジスタT21から
T2(o-1)がそのドレイン及びソースを介して連続す
る２個の容量の端子間に接続される。ただし両端
の端子、つまり容量C11の端子Ａと容量C1oの端子
Ｂとは別である。
ｎ個のMOSトランジスタT11からT1oはそのド
レイン及びソースを介して、最終端子Ａを含む各
容量の端子の１つと電圧VEが印加される入力Ｅ
との間に接続される。
（ｎ−１）個のMOSトランジスタT1(o+1)から
T1(2o-1)はそのドレイン及びソースを介して、直
接グラウンドされる端子Ｂを除く各容量の他方の
端子とグラウンドとの間に接続される。
MOSトランジスタは、トランジスタの第１グ
ループG1に属するトランジスタT11からT1(2o-1)の
ゲートとトランジスタの第２グループG2に属す
るT21からT2(o-1)のゲートに夫々供給される２つ
の周期的な信号φ1及びφ2で制御される。
第３図のａ及びｂは周期的な信号φ1及びφ2の
状態図を示す。
φ1及びφ2の電位振幅は０とＶ間の電圧を有し、
周期Ｔをもつ本質的に方形波である。φ1及びφ2
の電位は同時にＶとなることはなく、Ｖから０へ
のφ1の推移は０でない時間区間τで０からＶへ
のφ2の推移から離されている。
信号φ1がＶとすれば、第１グループのトラン
ジスタT11からT1(2o-1)は導通する。従つて、電圧
VEがトランジスタT11からT1oを通してｎ個の容
量に充電される。これらの容量の一方の端子はト
ランジスタT1(o+1)からT1(2o-1)によつて接地され
る。
信号φ1が０とすれば第１グループのMOSトラ
ンジスタは不動作となり、従つてｎ個の容量は電
圧VEで充電される。
２つのグループのトランジスタが同時に動作し
ないような０でない時間区間τの後、信号φ2が
Ｖに推移し第２グループのトランジスタT21から
T2(o-1)を動作させる。従つて、ｎ個の容量は直列
となりポイントＡとグラウンドとの間の電圧が
ｎ・VEとなる。
従つて、MOSトランジスタの第１グループは
ｎ個の容量を並列に切換え、第２グループは直列
に切換える。
第２図に、端子B1に接続される各集積容量Ｃ
のプレートは太線で、端子B2に接続される各集
積容量Ｃのプレートは細線で示される。
グラウンドされる端子B1をもつ容量C1oのみが
電圧フオロアーステージ及び拡散ゾーンとを有し
ない。増幅器の他の全ての容量C11からC1(o-1)は、
第１図に示したのと同様の、拡散ゾーン３及び端
子B1と該拡散ゾーン３との間に電圧フオロアー
ステージを有する。第２図において、電圧フオロ
アーステージは破線で示される寄生容量Cp1の端
子のところに示される。
増幅器の出力段はポイントＡに接続される第１
の電圧フオロアーステージを有する。この電圧フ
オロアーステージは、バイアス電圧VDDとグラウ
ンドとの間に直列接続された２個のMOSトラン
ジスタT4及びT5で構成される。ポイントＡはVDD
に接続されたT4のゲートに接続され、この電圧
フオロアーステージの出力はT5のゲートが接続
されるT4とT5の共通端子で形成される。
電圧フオロアーステージの出力には、そのゲー
トで信号φ2を受けφ2がハイレベルの場合に増幅
電圧ｎ・VEを転送するMOSトランジスタT3が接
続される。
T3の出力のポイントＦには、ポイントＢに接
続される保持容量C20が接続される。
最後に、T3を介して直列に、２個のMOSトラ
ンジスタT6及びT7で形成される第１の電圧フオ
ロアーステージと同様の第２の電圧フオロアース
テージが接続される。このステージは出力電圧
VSを与える。
容量C11からCoと同様に、容量C20は半導体基板
上に集積される。その一方の端子（図のC20の太
線）はポイントＦに接続される。従つて、寄生容
量Cp1は、半導体基板上に低い値の容量C20として
集積されるC20の値に加算される。
第２図に示される増幅器はまた差動増幅器とし
ても動作する。このためには、MOSトランジス
タT1(o+1)からT1(2o-1)は接地せずに増幅器の第２
の入力に接続しなければならない。更に、ポイン
トＢは接地することなく、増幅器の第２の入力に
接続されるMOSトランジスタT1(2o)に接続しなけ
ればならない。この場合には、容量C1oの端子B1
における寄生容量Cp1を補償することが必要であ
る。従つて、拡散３がこの容量に与えられ、電圧
フオロアーステージがその寄生容量Cp1の端子に
接続される。トランジスタT2oは一般にポイント
Ｂと共通電位VRとの間に接続される。このトラ
ンジスタはゲートで信号φ2を受け、補償電圧を
調節する。
本発明による容量切換増幅器は容量切換フイル
タ及び電荷移送フイルタとして用いられる。
容量切換フイルタは、特に、アメリカの“電気
及び電子技術者協会会報”SC12巻―No.６―1977
年12月―P592から608及び“進行回路及びシステ
ムに関する国際シンポジウム”―1977年４月―
P525〜529（“Proceedings of the Institute of
Electrical and Electronics Engineers”volume
SC12―No.６―December 1977―pages 592 to
608 and“International Symposium on Circuits
and Systems Proceedings”―April 1977―
pages 525 to 529）における論文に詳述されて
いる。
容量切換フイルタは本質的にフイルタセルと増
幅器とを有する。集積されるフイルタセルは、抵
抗及び容量で構成される通常のフイルタセルと同
様の性質を有するが、それは容量とMOSトラン
ジスタだけで構成される。抵抗はMOSトランジ
スタ及び容量の組合せで置きかえられ、これによ
つて、特に占有面積が少なくなると共に大きな温
度安定性及びより良好な直線性が得られる。
本発明による容量切換増幅器はフイルタセルと
同様に、容量とMOSトランジスタのみで構成さ
れるので、従つてそこに容易に集積することがで
きる。
第４図にローパスタイプの容量切換フイルタの
一例が示されている。
フイルタセルは、増幅器の入力をもつ直列の２
個の抵抗及び増幅器の入力とグラウンドとの間の
容量で構成される。更に、増幅器の出力と抵抗間
の共通ポイントとの間に接続される容量がフイル
タのループを与える。
第４図において、第１の抵抗は、直列のMOS
トランジスタT8及びT9とこれらのトランジスタ
の共通ポイントとグラウンドとの間の容量C1と
によつて構成される。第２の抵抗は、トランジス
タT9に接続されるMOSトランジスタT10とT10の
他方の端子とグラウンドとの間に接続される容量
C3とによつて構成される。この第２の抵抗はま
た、第２図で示されたものと同様の容量切換増幅
器に属するトランジスタT11及びT12を有する。
しかしこれは例えば、ポイントＡとＢとの間に２
個の切換容量C11及びC12のみを有する。第４図で
示される例においては、増幅器の入力とグラウン
ドとの間に接続されるフイルタセルの容量が増幅
器の２個の切換容量C11及びC12に含まれる。増幅
器の出力とトランジスタT9及びT10の共通ポイン
トＧとの間に接続される容量C2は、フイルタル
ープを確保する。
容量C1，C3及びC12の端子B1はグラウンドされ
ているので、これら端子に現われる寄生容量Cp1
を補償する必要はない。第１の切換容量C11はそ
の寄生容量Cp1を補償する必要があり、第１図と
同様に、その寄生容量Cp1の端子、すなわち端子
B1と拡散ゾーン３との間に電圧フオロアーステ
ージを有する。
ループ容量C2に関しては、その端子Ｂが低イ
ンピーダンスの増幅器出力に接続されるので、
C2による寄生容量Cp1がそれに妨害を及ぼすこと
はない。トランジスタT8及びT10は周期的な信号
φ5を受け、トランジスタT9及びトランジスタ
T11，T12，T13は信号φ1を受け、更にトランジス
タT3及びT12は信号φ2を受ける。
信号φ5はφ1及びφ2と同様の信号で、周期Ｔを
もち、０レベルとＶレベル間で変化する本質的な
方形波である。信号φ5はφ1及びφ2が低レベルの
ときにＶレベルであり、信号φ5はφ2がＶレベル
になる前に０レベルとなる。
第４図に示されるフイルタの周期数応答は秒オ
ーダのフイルタのそれと同様であるがサンプル周
波数の半分の周期数において低周波数で動作に影
響を及ぼさない付加極を有する。
本発明による増幅器はまた、差動増幅器の仕様
で電荷移送フイルタとして用いられる。これは、
フイルタの分割電極上に集められた電荷から得ら
れる電位差を解析するものとして働く。本発明に
よる差動増幅器は、電荷移送デバイスの動作に要
求される周期的な信号φ1及びφ2を必要とするこ
の種の応用によく適合する。
【図面の簡単な説明】
第１図は寄生容量Cp1が相殺される集積容量の
断面図、第２図は本発明による容量切換増幅器、
第３図のａ，ｂ及びｃは本発明による容量切換増
幅器及びフイルタに供給される信号の位相図、第
４図は本発明による容量切換フイルタを示す。 １…半導体基板、２…シリカ層、３…拡散ゾー
ン、N1，N2…多結晶シリコン層、n1，n2…アル
ミニウム層、B1，B2…端子、Cp1，Cp2…寄生容
量、T1〜T10，To〜T1o，T1(o+1)〜T1(2o-1)，T21
〜T2(o-1)…トランジスタ、C1，C2，C3，C11〜
C1o，C20…容量。

Claims (1)

  1. 【特許請求の範囲】 １ 電荷移送フイルタの分割電極から引き出され
    る電荷から得られる電圧差を送出する差動増幅器
    を具備して構成される容量切換回路において、前
    記差動増幅器が、スイツチングトランジスタとし
    て動作するMOSトランジスタ（T11ないし
    T2(o-1)）によつて並列および直列に周期的に切り
    換えられるｎ個のコンデンサ（C11ないしC1o）を
    含む電圧倍率器から構成され、１つの電圧が並列
    のｎ個のコンデンサを同時に充電し、１つの増幅
    された電圧が直列のｎ個のコンデンサの出力端子
    Ａ，Ｂから得られ、前記ｎ個のコンデンサと前記
    MOSトランジスタが共通の半導体基板上に集積
    され、該ｎ個のコンデンサが、内部に多結晶シリ
    コンの２つの層N1，N2が基板に並列に集積され
    たシリカ層２により被覆されたシリコン半導体基
    板１上に実現され、アルミニウム層が、シリカ上
    に付着された２つの相互に絶縁された部分n1，n2
    を含み、前記集積された各コンデンサのプレート
    が、前記多結晶シリコンの２つの層の一方に接続
    された前記アルミニウム層の一部により構成さ
    れ、電圧フオロアーステージT1，T2が、多結晶
    シリコンの下方の層を含むコンデンサプレートに
    接続された各集積されたコンデンサの端子B1と、
    多結晶シリコン層に対面するシリカ―シリコン境
    界面の基板と反対の導電型の拡散ゾーン３との間
    に接続され、端子B1が接地されている集積コン
    デンサのみが電圧フオロアーステージと拡散ゾー
    ンを含まず、 前記電圧フオロアーステージが、バイアス電圧
    VDDとグランドの間の直列の２つのMOSトランジ
    スタT1，T2により形成され、集積されたコンデ
    ンサの端子B1が前記バイアス電圧に接続された
    前記MOSトランジスタT1のゲートに接続される
    と共に、拡散ゾーン３と前記２つのMOSトラン
    ジスタの共通電極が、接地されたMOSトランジ
    スタT2のゲートに接続されることを特徴とする
    容量切換回路。 ２ 増幅器に関連するコンデンサとMOSトラン
    ジスタにより構成されるフイルタセルを具備して
    構成される容量切換回路において、前記増幅器
    が、スイツチングトランジスタとして動作する
    MOSトランジスタ（T11ないしT2(o-1)）によつて
    並列および直列に周期的に切り換えられるｎ個の
    コンデンサ（C11ないしC1o）を含む電圧倍率器か
    ら構成され、１つの共通電圧が並列のｎ個のコン
    デンサを同時に充電し、１つの増幅された電圧が
    直列のｎ個のコンデンサの出力端子Ａ，Ｂから得
    られ、前記増幅器を構成する前記ｎ個のコンデン
    サと前記MOSトランジスタが共通の半導体基板
    上に集積され、前記増幅器を構成する該ｎ個のコ
    ンデンサが、内部に多結晶シリコンの２つの層
    N1，N2が基板に並列に集積されたシリカ層２に
    より被覆されたシリコン半導体基板１上に実現さ
    れ、アルミニウム層が、シリカ上に付着された２
    つの相互に絶縁された部分を含み、前記集積され
    た各増幅器コンデンサのプレートが、前記多結晶
    シリコンの２つの層の一方に接続された前記アル
    ミニウム層の一部により構成され、電圧フオロア
    ーステージT1，T2が、その入力端子によつて、
    多結晶シリコンの下方の層を含むコンデンサプレ
    ートに接続された各集積された増幅器コンデンサ
    の端子B1に、およびその出力端子によつて、多
    結晶シリコン層に対面するシリカ―シリコン境界
    面の基板１と反対の導電型の拡散ゾーン３に、そ
    れぞれ接続され、端子B1が接地されている集積
    増幅器コンデンサのみが電圧フオロアーステージ
    と拡散ゾーンを含まず、 前記電圧フオロアーステージが、バイアス電圧
    VDDとグランドの間の直列の２つのMOSトランジ
    スタT1，T2により形成され、集積されたコンデ
    ンサの端子B1が前記バイアス電圧に接続された
    前記MOSトランジスタT1のゲートに接続される
    と共に、拡散ゾーン３と前記２つのMOSトラン
    ジスタの共通電極が、接地されたMOSトランジ
    スタT2のゲートに接続されることを特徴とする
    容量切換回路。 ３ 電圧フオロアーステージが、フイルタの他の
    部分と同じ半導体基板１上に集積される特許請求
    の範囲第１項または第２項記載の容量切換回路。 ４ 倍率器の出力段が、そのゲートに信号φ2を
    受けるMOSトランジスタT3と直列のポイントＡ
    に接続された第１の電圧フオロアーステージによ
    り構成され、前記MOSトランジスタに第２の電
    圧フオロアーステージが接続されると共に、保持
    コンデンサC20が、前記第２の電圧フオロアース
    テージと前記MOSトランジスタT3に共通のポイ
    ントＢとポイントＦの間に接続され、コンデンサ
    の端子B1が該ポイントＦに接続される特許請求
    の範囲第１項ないし第３項のいずれかに記載の容
    量切換回路。 ５ 容量切換倍率器がフイルタセルの最後のコン
    デンサと合体する切り換えるべきコンデンサを含
    み、該フイルタセルがさらに、一方で直列の２つ
    のMOSトランジスタT8，T9および共通ポイント
    と接地の間のコンデンサC1から、増幅器のMOS
    トランジスタT11，T12と直列のMOSトランジス
    タT10および共通ポイントと接地の間のコンデン
    サC3から、形成された直列の２つの抵抗を含み、
    該抵抗を構成する２つの集積コンデンサC1，C3
    のターミナルB1が接地され、前記フイルタセル
    がさらに、前記倍率器の出力と前記抵抗の共通ポ
    イントの間のループコンデンサC2を含み、該集
    積コンデンサの端子B1が増幅器の出力に接続さ
    れる特許請求の範囲第２項ないし第４項のいずれ
    かに記載の容量切換回路。
JP15711380A 1979-11-09 1980-11-10 Capacity changing amplifier* capacity changing filter with same amplifier and charge transfer filter Granted JPS5685864A (en)

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FR7927713A FR2469828A2 (fr) 1979-11-09 1979-11-09 Amplificateur a capacites commutees, filtre a capacites commutees et filtre a transfert de charges comportant un tel amplificateur

Publications (2)

Publication Number Publication Date
JPS5685864A JPS5685864A (en) 1981-07-13
JPS6340495B2 true JPS6340495B2 (ja) 1988-08-11

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ID=9231516

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Application Number Title Priority Date Filing Date
JP15711380A Granted JPS5685864A (en) 1979-11-09 1980-11-10 Capacity changing amplifier* capacity changing filter with same amplifier and charge transfer filter

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