JPS62252594A - 差動型センスアンプ - Google Patents
差動型センスアンプInfo
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- JPS62252594A JPS62252594A JP61093458A JP9345886A JPS62252594A JP S62252594 A JPS62252594 A JP S62252594A JP 61093458 A JP61093458 A JP 61093458A JP 9345886 A JP9345886 A JP 9345886A JP S62252594 A JPS62252594 A JP S62252594A
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- sense amplifier
- voltage
- differential
- bit line
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＳＲＡＭ、ＤＲＡＭ、ＥＥＦＲＯＭ。
その他のメモリ装置に用いられビット線に現れるメモリ
セルの記憶情報を増幅して読み出し等を行う差動型セン
スアンプに関する。
セルの記憶情報を増幅して読み出し等を行う差動型セン
スアンプに関する。
本発明は、第１及び第２のビット線の間に接続される差
動型センスアンプにおいて、上記第１及び第２のビット
線の少なくとも一方と容量を介して接続し且つプリチャ
ージ期間中に帰還型ボルテージホロワ回路構成により入
力換算オフセット電圧を上記容量に蓄積することにより
、入力換算オフセント電圧を補償して高感度に作動する
等の高性能化を図るものである。
動型センスアンプにおいて、上記第１及び第２のビット
線の少なくとも一方と容量を介して接続し且つプリチャ
ージ期間中に帰還型ボルテージホロワ回路構成により入
力換算オフセット電圧を上記容量に蓄積することにより
、入力換算オフセント電圧を補償して高感度に作動する
等の高性能化を図るものである。
ビット線に現れるメモリセルの記憶情報を増幅して読み
出し等を行う差動型センスアンプとしては、例えば第４
図に示すような回路構成のものが知られている。
出し等を行う差動型センスアンプとしては、例えば第４
図に示すような回路構成のものが知られている。
この従来の一例の差動型センスアンプは、第４図に示す
ように、定電流源としてのトランジスタ３１にソースが
共通接続されたトランジスタ対であるＮＭＯ３）ランジ
スタＮ Ｍ ＋、 Ｎ Ｍ ｔからなる差動アンプ部と
、該差動アンプ部に接続されＰＭＯ３）ランジスタＰ
Ｍ ＋ 、 Ｐ Ｍ ｔで構成されるカレントミラー回
路からなっており、上記ＮＭＯＳトランジスタＮ Ｍ
＋ 、 Ｎ Ｍ ！のゲート電極には、第１のビン）Ｍ
ＢＬＩ、第２のビット線ＢＬ２が接続され、出力Ｖ。Ｌ
ＩＴは上記ＮＭＯ３）ランジスタＮＭＺのドレイン側か
ら取り出されている。
ように、定電流源としてのトランジスタ３１にソースが
共通接続されたトランジスタ対であるＮＭＯ３）ランジ
スタＮ Ｍ ＋、 Ｎ Ｍ ｔからなる差動アンプ部と
、該差動アンプ部に接続されＰＭＯ３）ランジスタＰ
Ｍ ＋ 、 Ｐ Ｍ ｔで構成されるカレントミラー回
路からなっており、上記ＮＭＯＳトランジスタＮ Ｍ
＋ 、 Ｎ Ｍ ！のゲート電極には、第１のビン）Ｍ
ＢＬＩ、第２のビット線ＢＬ２が接続され、出力Ｖ。Ｌ
ＩＴは上記ＮＭＯ３）ランジスタＮＭＺのドレイン側か
ら取り出されている。
このような差動型センスアンプの動作について簡単に説
明すると、例えばＳＲＡＭの１つのメモリセルのアクセ
ストランジスタが選択信号に５づきオン状態となった場
合には、これに接続する例えば第１及び第２のビット線
ＢＬ１．ＢＬ２に、そのメモリセルに蓄積された電荷が
現出する。この現出する電荷によって各ビット線の電位
が変動し、これが上記差動型センスアンプの差動アンプ
部を構成するＮＭＯ３）ランジスクＮ Ｍ ＋ 、 Ｎ
Ｍ ｔのゲート電極に入力する。そして、上記トラン
ジスタ３１が制御信号ΦＳによりオン状態となったとき
には、上記第１及び第２のビット線ＢＬＩ。
明すると、例えばＳＲＡＭの１つのメモリセルのアクセ
ストランジスタが選択信号に５づきオン状態となった場
合には、これに接続する例えば第１及び第２のビット線
ＢＬ１．ＢＬ２に、そのメモリセルに蓄積された電荷が
現出する。この現出する電荷によって各ビット線の電位
が変動し、これが上記差動型センスアンプの差動アンプ
部を構成するＮＭＯ３）ランジスクＮ Ｍ ＋ 、 Ｎ
Ｍ ｔのゲート電極に入力する。そして、上記トラン
ジスタ３１が制御信号ΦＳによりオン状態となったとき
には、上記第１及び第２のビット線ＢＬＩ。
ＢＬ２の入力の差に応じて差動アンプ部およびカレント
ミラー回路が動作して差動増幅された出力Ｖ ０ＬＩＴ
がなされる。
ミラー回路が動作して差動増幅された出力Ｖ ０ＬＩＴ
がなされる。
〔発明が解決しようとする問題点〕
メモリ装置においては、素子の微細化、集積回路の集積
度の向上が要求されている。そして、単に素子の微細化
を図った場合には、感度を犠牲にすることになり、容易
に微細化を進めることができない。
度の向上が要求されている。そして、単に素子の微細化
を図った場合には、感度を犠牲にすることになり、容易
に微細化を進めることができない。
そこで、素子の微細化と共にセンスアンプの高感度化が
検討されている。
検討されている。
しかしながら、上述のような差動型センスアンプでは、
製造上、差動アンプ部であるソースが共通接続されたＮ
ＭＯ３Ｉ−ランジスタＮ Ｍ Ｉ、 Ｎ Ｍ ！を全く
同じ特性となるように製造することが容易でなく、特に
その傾向は前述のように微細化を図った場合に顕著であ
る。そして、ＮＭＯ３ｌ−ランジスタＮＭ、、ＮＭ、の
製造上のばらつきによっては、各トランジスタのＶい（
闇値電圧）がばらつくことになり、したがって、差動増
幅の機能に悪影響を及ぼすことになる。
製造上、差動アンプ部であるソースが共通接続されたＮ
ＭＯ３Ｉ−ランジスタＮ Ｍ Ｉ、 Ｎ Ｍ ！を全く
同じ特性となるように製造することが容易でなく、特に
その傾向は前述のように微細化を図った場合に顕著であ
る。そして、ＮＭＯ３ｌ−ランジスタＮＭ、、ＮＭ、の
製造上のばらつきによっては、各トランジスタのＶい（
闇値電圧）がばらつくことになり、したがって、差動増
幅の機能に悪影響を及ぼすことになる。
また、上記カレントミラー回路を構成するＰＭＯＳトラ
ンジスタＰ Ｍ ｌ、 Ｐ Ｍ ｚについても同様に素
子のばらつき無く製造することが容易でなく、素子のば
らつきによっては、双方のＰＭＯ３Ｉ−ランジスタを流
れる電流値に差が生じ、これも差動増幅機能に対して悪
影響を及ぼすことになる。
ンジスタＰ Ｍ ｌ、 Ｐ Ｍ ｚについても同様に素
子のばらつき無く製造することが容易でなく、素子のば
らつきによっては、双方のＰＭＯ３Ｉ−ランジスタを流
れる電流値に差が生じ、これも差動増幅機能に対して悪
影響を及ぼすことになる。
そこで、本発明は、上述の問題点に鑑み、このような差
動アンプ部の素子のばらつき及びカレントミラー回路の
素子のばらつきによる入力換算オフセント電圧を抑えて
、高感度に差動増幅が可能な差動型センスアンプの提供
を目的とする。
動アンプ部の素子のばらつき及びカレントミラー回路の
素子のばらつきによる入力換算オフセント電圧を抑えて
、高感度に差動増幅が可能な差動型センスアンプの提供
を目的とする。
本発明は、第１及び第２のビット線の少なくとも一方と
容量接続され、プリチャージ期間中には帰還型ボルテー
ジホロワ回路構成により人力換算オフセント電圧を上記
容量に蓄積し、センス期間中は入力換算オフセット電圧
が補償されて出力されることを特徴とする差動型センス
アンプにより上述の問題点を解決する。
容量接続され、プリチャージ期間中には帰還型ボルテー
ジホロワ回路構成により人力換算オフセント電圧を上記
容量に蓄積し、センス期間中は入力換算オフセット電圧
が補償されて出力されることを特徴とする差動型センス
アンプにより上述の問題点を解決する。
本発明の差動型センスアンプは、差動増幅を行うセンス
期間の以前のプリチャージ期間中に、帰還型ボルテージ
ホロワ回路構成としこれを動作させる。この時各ビット
線の電位は参照電圧Ｖ ｒ＊ｆとされ、入出力の電圧一
定で安定する帰還型ボルテージホロワ回路構成の動作に
よっては、帰還ループに参照電圧Ｖ ｒｌｌｆに対して
素子のばらつき等に起因する入力換算オフセント電圧が
現れることになる。そして、第１及び第２のビット線の
少なくとも一方に接続された容量と、当該帰還ループと
の間における電位差即ち入力換算オフセット電圧が当該
容量に蓄積されることになる。
期間の以前のプリチャージ期間中に、帰還型ボルテージ
ホロワ回路構成としこれを動作させる。この時各ビット
線の電位は参照電圧Ｖ ｒ＊ｆとされ、入出力の電圧一
定で安定する帰還型ボルテージホロワ回路構成の動作に
よっては、帰還ループに参照電圧Ｖ ｒｌｌｆに対して
素子のばらつき等に起因する入力換算オフセント電圧が
現れることになる。そして、第１及び第２のビット線の
少なくとも一方に接続された容量と、当該帰還ループと
の間における電位差即ち入力換算オフセット電圧が当該
容量に蓄積されることになる。
そして、所定の制御信号によって帰還型ボルテージホロ
ワ回路構成を解除して、センシング動作を開始するが、
このセンス期間中においては、容量に入力換算オフセン
ト電圧が予め蓄積されているため、入力換算オフセット
電圧の補償された増幅動作を行うことができる。
ワ回路構成を解除して、センシング動作を開始するが、
このセンス期間中においては、容量に入力換算オフセン
ト電圧が予め蓄積されているため、入力換算オフセット
電圧の補償された増幅動作を行うことができる。
本発明の好適な実施例を図面を参照しながら説明する。
本実施例の差動型センスアンプは、第１図に示すような
回路構成になっている。
回路構成になっている。
まず、本実施例の差動型センスアンプは、差動アンプ部
を構成するトランジスタ対として、ソースが共通接続さ
れたＮＭＯ３Ｉ−ランジスタＮＭ。
を構成するトランジスタ対として、ソースが共通接続さ
れたＮＭＯ３Ｉ−ランジスタＮＭ。
、ＮＭ！を有し、その共通接続されたソースには、定電
流源として用いられ制御信号ΦＳ＋Φｐによって制御さ
れるトランジスタ１３が配されている。
流源として用いられ制御信号ΦＳ＋Φｐによって制御さ
れるトランジスタ１３が配されている。
上記ＮＭＯ５）ランジスタＮＭ、のゲートは、メモリセ
ルのアクセストランジスタを介して当該メモリセルと接
続する第１のビット線ＢＬｌに接続され、一方、上記Ｎ
ＭＯ３）ランジスタＮＭ！のゲートは、人力換算オフセ
ント電圧を蓄積するための容１ｔｃ１を介して同様にメ
モリセルと接続する第２のビット線ＢＬ２に接続されて
いる。このようなＮＭＯ３）ランジスクＮ Ｍ ＋ 、
Ｎ Ｍ ｚの各ドレインには、それぞれ能動負荷とし
て機能しカレントミラー回路を構成するＰＭＯ３）ラン
ジスタＰ Ｍ ＋ 、 Ｐ Ｍ ２の各ドレインがそ
れぞれ接続し、該ＰＭＯＳトランジスタＰＭ、、ＰＭ、
の各ゲートは上記ＰＭＯ５）ランジスタＰＭ、のドレイ
ン側と同電位となるようにそれぞれ接続されている。
ルのアクセストランジスタを介して当該メモリセルと接
続する第１のビット線ＢＬｌに接続され、一方、上記Ｎ
ＭＯ３）ランジスタＮＭ！のゲートは、人力換算オフセ
ント電圧を蓄積するための容１ｔｃ１を介して同様にメ
モリセルと接続する第２のビット線ＢＬ２に接続されて
いる。このようなＮＭＯ３）ランジスクＮ Ｍ ＋ 、
Ｎ Ｍ ｚの各ドレインには、それぞれ能動負荷とし
て機能しカレントミラー回路を構成するＰＭＯ３）ラン
ジスタＰ Ｍ ＋ 、 Ｐ Ｍ ２の各ドレインがそ
れぞれ接続し、該ＰＭＯＳトランジスタＰＭ、、ＰＭ、
の各ゲートは上記ＰＭＯ５）ランジスタＰＭ、のドレイ
ン側と同電位となるようにそれぞれ接続されている。
このような差動アンプ部及びカレントミラー回路からな
る回路の出力Ｖ。ＬＩＴは、上記ＮＭＯ３）ランジスタ
ＮＭ、と上記ＰＭＯＳトランジスタＰＭ２の接続の中点
より取り出され、これは更に分岐してプリセット期間中
に帰還ループを構成するトランジスタ１１のゲートに接
続されている。そして、このゲートに出力Ｖ、ｕ、の信
号線が接続され且つ一方の電極が電源側に接続されてい
るトランジスタ１１の他方の電極と接地との間には、さ
らに制御信号Φｐによって制御されるトランジスタ１２
が接続されている。
る回路の出力Ｖ。ＬＩＴは、上記ＮＭＯ３）ランジスタ
ＮＭ、と上記ＰＭＯＳトランジスタＰＭ２の接続の中点
より取り出され、これは更に分岐してプリセット期間中
に帰還ループを構成するトランジスタ１１のゲートに接
続されている。そして、このゲートに出力Ｖ、ｕ、の信
号線が接続され且つ一方の電極が電源側に接続されてい
るトランジスタ１１の他方の電極と接地との間には、さ
らに制御信号Φｐによって制御されるトランジスタ１２
が接続されている。
そして、上記トランジスタ１１と上記トランジスタ１２
の接続の中点と、上記ＮＭＯ３）ランジスクＮ Ｍ ｚ
のゲートとの間には、上記プリセット期間中に帰還ルー
プとなるスイッチング素子Ｓ。
の接続の中点と、上記ＮＭＯ３）ランジスクＮ Ｍ ｚ
のゲートとの間には、上記プリセット期間中に帰還ルー
プとなるスイッチング素子Ｓ。
が設けられており、このスイッチング素子Ｓ１は上記ト
ランジスタ１２と同様に制御信号Φｐでオン・オフが制
御される構造になっている。
ランジスタ１２と同様に制御信号Φｐでオン・オフが制
御される構造になっている。
ここで、上述のＩＱ御信号Φｐと制御信号ΦＳ＋Φｐに
ついて説明を加えると、第２図に示すように、制御信号
Φｐは、本実施例の差動型センスアンプのプリチャージ
期間に“Ｌ” （ローレベル）から′Ｈ” （ハイレベ
ル）に電圧が変位するクロック信号であり、一方、制御
信号ΦＳ＋Φｐは、差動型センスアンプのセンス期間に
Ｌ″から“Ｈ”となる制御信号ΦＳと上記制御信号Φｐ
を合わせたクロック信号となっている。
ついて説明を加えると、第２図に示すように、制御信号
Φｐは、本実施例の差動型センスアンプのプリチャージ
期間に“Ｌ” （ローレベル）から′Ｈ” （ハイレベ
ル）に電圧が変位するクロック信号であり、一方、制御
信号ΦＳ＋Φｐは、差動型センスアンプのセンス期間に
Ｌ″から“Ｈ”となる制御信号ΦＳと上記制御信号Φｐ
を合わせたクロック信号となっている。
次に、上述の回路構成からなり、上記制御信号Φｐと上
記制御信号ΦＳ＋φｐを用いて制御される本実施例の差
動型センスアンプの動作例について説明する。
記制御信号ΦＳ＋φｐを用いて制御される本実施例の差
動型センスアンプの動作例について説明する。
本実施例の差動型センスアンプは、通常のセンス期間の
以前に、上記制御信号Φｐ、ΦＳ＋Φｐによって回路状
態が帰還型ボルテージホロワ回路構成にされるプリチャ
ージ期間があり、このプリチャージ期間中に、上記ＮＭ
Ｏ３）ランジスタＮＭｔと第２のビット線ＢＬ２との間
に配設される容量Ｃ１に、素子のばらつき等に起因する
入力換算オフセット電圧に対応する電圧を蓄積して、セ
ンス期間において人力換算オフセット電圧を補償して動
作することができる。
以前に、上記制御信号Φｐ、ΦＳ＋Φｐによって回路状
態が帰還型ボルテージホロワ回路構成にされるプリチャ
ージ期間があり、このプリチャージ期間中に、上記ＮＭ
Ｏ３）ランジスタＮＭｔと第２のビット線ＢＬ２との間
に配設される容量Ｃ１に、素子のばらつき等に起因する
入力換算オフセット電圧に対応する電圧を蓄積して、セ
ンス期間において人力換算オフセット電圧を補償して動
作することができる。
まず、上記第１及び第２のビット線ＢＬＩ、ＢＬ２のそ
れぞれに参照電圧Ｖ ｒ＊ｆが印加され、当該筒１及び
第２のビット線ＢＬＩ、ＢＬ２はそれぞれ参照電圧Ｖ□
、に保持される。次に、上記制御信号Φｐ、ΦＳ＋Φｐ
のレベルがそれぞれ“Ｌ“から“Ｈ”にされ、上記定電
流源となるトランジスタ１３、トランジスタ１２及びス
イッチング素子Ｓｌがそれぞれ導通状態とされる。
れぞれに参照電圧Ｖ ｒ＊ｆが印加され、当該筒１及び
第２のビット線ＢＬＩ、ＢＬ２はそれぞれ参照電圧Ｖ□
、に保持される。次に、上記制御信号Φｐ、ΦＳ＋Φｐ
のレベルがそれぞれ“Ｌ“から“Ｈ”にされ、上記定電
流源となるトランジスタ１３、トランジスタ１２及びス
イッチング素子Ｓｌがそれぞれ導通状態とされる。
このようにトランジスタ１２．１３及びスイッチング素
子Ｓ１がそれぞれ導通状態とされた場合には、本実施例
の差動型センスアンプは、トランジスタ１１．スイッチ
ング素子Ｓ、、ＮＭＯ３）ランジスタＮＭ、のゲートを
帰還ループとする帰連盟ボルテージホロワ回路構成いわ
ゆるバートン回路の回路構成となり、負帰還がなされて
いるため各入力の電圧が等しくなったところ即ち当該回
路においてはＮＭＯ３）ランジスタＮＭＩのゲート電圧
とＮＭＯ３）ランジスタＮＭｉのゲート電圧とが等しく
なるところに収束するように動作する。すなわち、全く
素子のばらつき等がなく人力換算オフセット電圧が零に
等しい場合には、差動アンプ部のＮＭＯＳトランジスタ
ＮＭ、のゲートに入力する第１のビット線ＢＬＩの電圧
Ｖ１．．と、上記帰還ループにより上記ＮＭＯＳトラン
ジスタＮＭ、のゲート電圧は等しく電圧Ｖ、、、で平衡
状態となるが、素子のばらつきに起因する入力換算オフ
セント電圧がある場合には、上記ＮＭＯＳトランジスタ
ＮＭ２のゲート電圧は、ｖｒａｒ＋Ｖ。。
子Ｓ１がそれぞれ導通状態とされた場合には、本実施例
の差動型センスアンプは、トランジスタ１１．スイッチ
ング素子Ｓ、、ＮＭＯ３）ランジスタＮＭ、のゲートを
帰還ループとする帰連盟ボルテージホロワ回路構成いわ
ゆるバートン回路の回路構成となり、負帰還がなされて
いるため各入力の電圧が等しくなったところ即ち当該回
路においてはＮＭＯ３）ランジスタＮＭＩのゲート電圧
とＮＭＯ３）ランジスタＮＭｉのゲート電圧とが等しく
なるところに収束するように動作する。すなわち、全く
素子のばらつき等がなく人力換算オフセット電圧が零に
等しい場合には、差動アンプ部のＮＭＯＳトランジスタ
ＮＭ、のゲートに入力する第１のビット線ＢＬＩの電圧
Ｖ１．．と、上記帰還ループにより上記ＮＭＯＳトラン
ジスタＮＭ、のゲート電圧は等しく電圧Ｖ、、、で平衡
状態となるが、素子のばらつきに起因する入力換算オフ
セント電圧がある場合には、上記ＮＭＯＳトランジスタ
ＮＭ２のゲート電圧は、ｖｒａｒ＋Ｖ。。
で平衡状態になる。そして、このように入力換算オフセ
ント電圧Ｖ０３から上記ＮＭＯ３）ランジスタＮ Ｍ
ｚのゲート電圧が高くなった場合には、これと接続し更
に他方は参照電圧ＶＰ、ｆにされている第２のビット線
ＢＬ２と接続してなる容量Ｃ１には入力換算オフセット
電圧■。、と等価な電圧が蓄積されることになる。
ント電圧Ｖ０３から上記ＮＭＯ３）ランジスタＮ Ｍ
ｚのゲート電圧が高くなった場合には、これと接続し更
に他方は参照電圧ＶＰ、ｆにされている第２のビット線
ＢＬ２と接続してなる容量Ｃ１には入力換算オフセット
電圧■。、と等価な電圧が蓄積されることになる。
このようにプリチャージ期間中に、上記各１ｃ１には、
人力換算オフセント電圧に対応する電圧が蓄積されるた
め、ＮＭＯ３Ｉ−ランジスタＮ Ｍ ＋、ＮＭｚからな
る差動アンプ部とＰＭＯ３Ｉ−ランジスタＰＭＩ 、ｐ
Ｍｔからなるカレントミラー回路によって構成される本
実施例の差動型センスアンプは、当該容ＩＣＩに蓄積さ
れた電圧によって入力換算オフセット電圧が補償され、
極めて感度の高い差動型センスアンプとなる０例えば上
記制ｍ信号Φｐのレベルを“Ｈ゛からＬ″に制御してト
ランジスタ１２及びスイッチング素子Ｓｌをそれぞれ遮
断状態とし、また、上記制御信号ΦＳ＋Φｐを′Ｌ”か
ら“Ｈ″に制御して定電流源としてトランジスタ１３を
導通状態として、センス期間を開始したときには、例え
ば上記第１のビット線ＢＬＩの電位がｖ、、。、＋ΔＶ
ｓとされ、上記第２のビット線ＢＬ２の電位がＶ ｒ＊
ｆ−ΔＶａとされた場合は、上記ＮＭＯ３）ランジスタ
Ｎ Ｍ ｚのゲート電位は上記各ＮＣ１によってＶ ｒ
ｌｌｆ −ΔＶｓ＋Ｖ。５（Ｖｏｓは入力換算オフセッ
ト電圧）となり、このため入力換算オフセント電圧が補
償されたセンシングを実現することができる。
人力換算オフセント電圧に対応する電圧が蓄積されるた
め、ＮＭＯ３Ｉ−ランジスタＮ Ｍ ＋、ＮＭｚからな
る差動アンプ部とＰＭＯ３Ｉ−ランジスタＰＭＩ 、ｐ
Ｍｔからなるカレントミラー回路によって構成される本
実施例の差動型センスアンプは、当該容ＩＣＩに蓄積さ
れた電圧によって入力換算オフセット電圧が補償され、
極めて感度の高い差動型センスアンプとなる０例えば上
記制ｍ信号Φｐのレベルを“Ｈ゛からＬ″に制御してト
ランジスタ１２及びスイッチング素子Ｓｌをそれぞれ遮
断状態とし、また、上記制御信号ΦＳ＋Φｐを′Ｌ”か
ら“Ｈ″に制御して定電流源としてトランジスタ１３を
導通状態として、センス期間を開始したときには、例え
ば上記第１のビット線ＢＬＩの電位がｖ、、。、＋ΔＶ
ｓとされ、上記第２のビット線ＢＬ２の電位がＶ ｒ＊
ｆ−ΔＶａとされた場合は、上記ＮＭＯ３）ランジスタ
Ｎ Ｍ ｚのゲート電位は上記各ＮＣ１によってＶ ｒ
ｌｌｆ −ΔＶｓ＋Ｖ。５（Ｖｏｓは入力換算オフセッ
ト電圧）となり、このため入力換算オフセント電圧が補
償されたセンシングを実現することができる。
このように本実施例の差動型センスアンプは、容ｔｅｌ
によって、入力換算オフセット電圧が補償されるため、
極めて感度の高い差動型センスアンプとなる。また、こ
のように素子のばらつきを補う形で高感度化を容易に実
現し得るため、素子自体を小さくしても何ら感度を犠牲
にすることはない、さらに、本実施例の差動型センスア
ンプは、高感度であるためメモリセルの容量等を小さく
することができ、メモリセルの面積の縮小化等を図るこ
とができる。
によって、入力換算オフセット電圧が補償されるため、
極めて感度の高い差動型センスアンプとなる。また、こ
のように素子のばらつきを補う形で高感度化を容易に実
現し得るため、素子自体を小さくしても何ら感度を犠牲
にすることはない、さらに、本実施例の差動型センスア
ンプは、高感度であるためメモリセルの容量等を小さく
することができ、メモリセルの面積の縮小化等を図るこ
とができる。
また、本実施例の差動型センスアンプによっては、素子
のばらつきを補償して動作することができ、従って、経
時的にトランジスタのＶｔＢ、が変動していった場合に
も、同様にそのばらつきを補償し得るため、長期的な信
頬性を維持することができる。
のばらつきを補償して動作することができ、従って、経
時的にトランジスタのＶｔＢ、が変動していった場合に
も、同様にそのばらつきを補償し得るため、長期的な信
頬性を維持することができる。
次に、第３図を参照しながら、本発明の他の実施例の差
動型センスアンプについて説明する。なお、上述の実施
例と同じ部分については、第１図に示すものと同一の引
用符号を用い、その説明を省略する。
動型センスアンプについて説明する。なお、上述の実施
例と同じ部分については、第１図に示すものと同一の引
用符号を用い、その説明を省略する。
第３図に示すように、本発明の他の実施例の差動型セン
スアンプは、上述の実施例と異なり、第１のビット線Ｂ
ＬＩとＮＭＯＳトランジスタＮＭ１のゲートの間に容Ｉ
Ｃ２を配しており、さらにこの容量Ｃ２と並列に上述の
制御信号Φｐでオン・オフしバイパス路を形成するスイ
ッチング素子Ｓ、が配設されている。本実施例では、プ
リチャージ期間には上記スイッチング素子Ｓ２がオンと
され、上述の実施例と同様の回路構成となって、容１１
Ｃ１に素子のばらつきに起因する入力換算オフセント電
圧が蓄積される。そして、センス期間においては、上記
スイッチング素子Ｓ２がオフにされ、上記第１のビット
ｆｉＢＬ１とＮＭＯ３）ランジスタＮＭ、のゲートの接
続は容量接続とされる。
スアンプは、上述の実施例と異なり、第１のビット線Ｂ
ＬＩとＮＭＯＳトランジスタＮＭ１のゲートの間に容Ｉ
Ｃ２を配しており、さらにこの容量Ｃ２と並列に上述の
制御信号Φｐでオン・オフしバイパス路を形成するスイ
ッチング素子Ｓ、が配設されている。本実施例では、プ
リチャージ期間には上記スイッチング素子Ｓ２がオンと
され、上述の実施例と同様の回路構成となって、容１１
Ｃ１に素子のばらつきに起因する入力換算オフセント電
圧が蓄積される。そして、センス期間においては、上記
スイッチング素子Ｓ２がオフにされ、上記第１のビット
ｆｉＢＬ１とＮＭＯ３）ランジスタＮＭ、のゲートの接
続は容量接続とされる。
本実施例においては、上述のように、入力換算オフセン
ト電圧が補償されるため、極めて感度の高い差動型セン
スアンプとなり、センスアンプの素子の縮小化やメモリ
セルの面積の縮小化等を図ることができる。また、経時
的にトランジスタの■いが変動していった場合にも、有
効である。
ト電圧が補償されるため、極めて感度の高い差動型セン
スアンプとなり、センスアンプの素子の縮小化やメモリ
セルの面積の縮小化等を図ることができる。また、経時
的にトランジスタの■いが変動していった場合にも、有
効である。
そして、特にこのように上記第１のビット線ＢＬ１との
接続が容量接続とされるため、第２のビット線ＢＬ２と
の接続が容量接続とされていることからの均衡を保つこ
とができ、従って、特に、そのバランスの維持から有効
に差動増幅させることができ、また、外乱ノイズ例えば
アレイノイズ等の除去や１／ｆノイズのカットを図るこ
とも可能である。
接続が容量接続とされるため、第２のビット線ＢＬ２と
の接続が容量接続とされていることからの均衡を保つこ
とができ、従って、特に、そのバランスの維持から有効
に差動増幅させることができ、また、外乱ノイズ例えば
アレイノイズ等の除去や１／ｆノイズのカットを図るこ
とも可能である。
以上のような本発明の差動型センスアンプは、ＳＲＡＭ
、ＤＲＡＭ、ＥＥＦＲＯＭ等ツメ−［−リ装置やＣＣＤ
等の半導体装置に対して適用することができ、特に多値
メモリ、アナログＬＳＩ等の技術分野に適用して成果を
挙げることができる。
、ＤＲＡＭ、ＥＥＦＲＯＭ等ツメ−［−リ装置やＣＣＤ
等の半導体装置に対して適用することができ、特に多値
メモリ、アナログＬＳＩ等の技術分野に適用して成果を
挙げることができる。
また、材料上は、特にシリコン、ＳＯＩ （シリコン
・オン・インシュレーター） 、ＧａＡｓ等の化合物半
導体、ＴＰＴ（Ｑ膜トランジスタ）等のメモリ装置等に
適用して好適な結果を得ることができる。
・オン・インシュレーター） 、ＧａＡｓ等の化合物半
導体、ＴＰＴ（Ｑ膜トランジスタ）等のメモリ装置等に
適用して好適な結果を得ることができる。
本発明の差動型センスアンプは、プリチャージ期間にお
いてビット線に対して少なくとも容量を介して接続する
ため、該容量により素子のばらつきによる入力換算オフ
セント電圧を補償して、極めて感度の高い差動増幅動作
を行うことができる。
いてビット線に対して少なくとも容量を介して接続する
ため、該容量により素子のばらつきによる入力換算オフ
セント電圧を補償して、極めて感度の高い差動増幅動作
を行うことができる。
また、このように素子のばらつきを補償して高感度化を
図ることができるため、センスアンプの素子の縮小化や
メモリセルの面積の縮小化等を図ることができる。また
、特に経時的にトランジスタのＶいが変動していった場
合にも高感度化を維持して確実な動作を行うことができ
る。
図ることができるため、センスアンプの素子の縮小化や
メモリセルの面積の縮小化等を図ることができる。また
、特に経時的にトランジスタのＶいが変動していった場
合にも高感度化を維持して確実な動作を行うことができ
る。
第１図は本発明の差動型センスアンプの一例を示す回路
図、第２図はその制御信号Φｐ、ΦＳ。 ΦＳ＋Φｐの波形図、第３図は本発明の差動型センスア
ンプの他の例を示す回路図、第４図は従来の差動型セン
スアンプの一例を示す回路図である。 ＢＬＩ・・・第１のビット線 ＢＬ２・・・第２のビット線 Ｃ１・・・容量 Ｓｌ ・・・スイッチング素子 Ｎ Ｍ ＋ 、 Ｎ Ｍ ２ ・・・ＮＭＯＳトラン
ジスタＰ Ｍ ｌ＋ Ｐ Ｍｚ ・・・ＰＭＯＳトラ
ンジスタ１１・・・トランジスタ １２・・・トランジスタ １３・・・トランジスタ Φｐ・・・制御信号 Φｐ＋ΦＳ・・・制御信号 Ｃ２・・・容量 Ｓ２ ・・・スイッチング素子
図、第２図はその制御信号Φｐ、ΦＳ。 ΦＳ＋Φｐの波形図、第３図は本発明の差動型センスア
ンプの他の例を示す回路図、第４図は従来の差動型セン
スアンプの一例を示す回路図である。 ＢＬＩ・・・第１のビット線 ＢＬ２・・・第２のビット線 Ｃ１・・・容量 Ｓｌ ・・・スイッチング素子 Ｎ Ｍ ＋ 、 Ｎ Ｍ ２ ・・・ＮＭＯＳトラン
ジスタＰ Ｍ ｌ＋ Ｐ Ｍｚ ・・・ＰＭＯＳトラ
ンジスタ１１・・・トランジスタ １２・・・トランジスタ １３・・・トランジスタ Φｐ・・・制御信号 Φｐ＋ΦＳ・・・制御信号 Ｃ２・・・容量 Ｓ２ ・・・スイッチング素子
Claims (1)
- 第１及び第２のビット線の少なくとも一方と容量接続さ
れ、プリチャージ期間中には帰還型ボルテージホロワ回
路構成により入力換算オフセット電圧を上記容量に蓄積
し、センス期間中は入力換算オフセット電圧が補償され
て出力されることを特徴とする差動型センスアンプ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61093458A JPS62252594A (ja) | 1986-04-24 | 1986-04-24 | 差動型センスアンプ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61093458A JPS62252594A (ja) | 1986-04-24 | 1986-04-24 | 差動型センスアンプ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62252594A true JPS62252594A (ja) | 1987-11-04 |
Family
ID=14082884
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61093458A Pending JPS62252594A (ja) | 1986-04-24 | 1986-04-24 | 差動型センスアンプ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62252594A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08321190A (ja) * | 1995-04-28 | 1996-12-03 | Sgs Thomson Microelectron Srl | センス増幅回路 |
| JP2002025271A (ja) * | 2000-06-28 | 2002-01-25 | Hynix Semiconductor Inc | 半導体メモリ装置およびその駆動方法 |
| JP2006031918A (ja) * | 2004-07-13 | 2006-02-02 | Toshiba Corp | 回路のタイミングを制御するシステム及び方法 |
| JP2008047205A (ja) * | 2006-08-14 | 2008-02-28 | Toshiba Corp | 半導体記憶装置 |
| US7564271B2 (en) | 2001-11-30 | 2009-07-21 | Semiconductor Energy Laboratory Co., Ltd. | Sense amplifier and electronic apparatus using the same |
| WO2009157489A1 (ja) * | 2008-06-25 | 2009-12-30 | 日本電気株式会社 | 半導体記憶装置のセンスアンプ回路 |
-
1986
- 1986-04-24 JP JP61093458A patent/JPS62252594A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08321190A (ja) * | 1995-04-28 | 1996-12-03 | Sgs Thomson Microelectron Srl | センス増幅回路 |
| US5982666A (en) * | 1995-04-28 | 1999-11-09 | Stmicroelectronics S.R.L. | Sense amplifier circuit for semiconductor memory devices |
| JP2002025271A (ja) * | 2000-06-28 | 2002-01-25 | Hynix Semiconductor Inc | 半導体メモリ装置およびその駆動方法 |
| US7564271B2 (en) | 2001-11-30 | 2009-07-21 | Semiconductor Energy Laboratory Co., Ltd. | Sense amplifier and electronic apparatus using the same |
| US7847598B2 (en) | 2001-11-30 | 2010-12-07 | Semiconductor Energy Laboratory Co., Ltd. | Sense amplifier and electronic apparatus using the same |
| US8149018B2 (en) | 2001-11-30 | 2012-04-03 | Semiconductor Energy Laboratory Co., Ltd. | Sense amplifier and electronic apparatus using the same |
| US8330498B2 (en) | 2001-11-30 | 2012-12-11 | Semiconductor Energy Laboratory Co., Ltd. | Sense amplifier and electronic apparatus using the same |
| US8581631B2 (en) | 2001-11-30 | 2013-11-12 | Semiconductor Energy Laboratory Co., Ltd. | Sense amplifier and electronic apparatus using the same |
| US8854084B2 (en) | 2001-11-30 | 2014-10-07 | Semiconductor Energy Laboratory Co., Ltd. | Sense amplifier and electronic apparatus using the same |
| JP2006031918A (ja) * | 2004-07-13 | 2006-02-02 | Toshiba Corp | 回路のタイミングを制御するシステム及び方法 |
| JP2008047205A (ja) * | 2006-08-14 | 2008-02-28 | Toshiba Corp | 半導体記憶装置 |
| WO2009157489A1 (ja) * | 2008-06-25 | 2009-12-30 | 日本電気株式会社 | 半導体記憶装置のセンスアンプ回路 |
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