JPS6340913Y2 - - Google Patents
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- Publication number
- JPS6340913Y2 JPS6340913Y2 JP15788679U JP15788679U JPS6340913Y2 JP S6340913 Y2 JPS6340913 Y2 JP S6340913Y2 JP 15788679 U JP15788679 U JP 15788679U JP 15788679 U JP15788679 U JP 15788679U JP S6340913 Y2 JPS6340913 Y2 JP S6340913Y2
- Authority
- JP
- Japan
- Prior art keywords
- frequency
- circuit
- output
- output buffer
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000010355 oscillation Effects 0.000 claims description 4
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 2
- 239000000758 substrate Substances 0.000 claims 4
- 239000004065 semiconductor Substances 0.000 claims 3
- 238000011109 contamination Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 7
- 230000003068 static effect Effects 0.000 description 3
Landscapes
- Noise Elimination (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Amplifiers (AREA)
Description
【考案の詳細な説明】
本考案はノイズ除去回路に関するものであり、
例えば位相同期ループ（以下P.L.Lと略す）を構
成する基準発振器の分周出力を外部に引出す為の
出力バツフア回路を設けた場合、この出力バツフ
ア回路の電源電流が大きく増減することに基因し
てP.L.L.に発生するノイズを除去する為の回路に
関する。
例えば位相同期ループ（以下P.L.Lと略す）を構
成する基準発振器の分周出力を外部に引出す為の
出力バツフア回路を設けた場合、この出力バツフ
ア回路の電源電流が大きく増減することに基因し
てP.L.L.に発生するノイズを除去する為の回路に
関する。
以下、実施例を参照して詳述する。第１図は
IC化されたP.L.Lのブロツクダイヤグラムを示す
ものである。１は基準信号発生回路、２は分周回
路、３は比較基準信号選択回路であり、分周回路
２より出力される何れかの分周出力を選択して後
続する位相比較器４に対して位相比較の為の基準
信号frとして供給される。５は電圧制御発振器
（以下V.C.Oと略す）であり、V.C.O５の発振出
力fvはプログラマブル分周器６にて１／Ｎに分周
され、この１／Ｎ分周出力が位相比較器４の他方
の入力となる。位相比較器４の二入力の位相差に
基く出力はローパスフイルタ７を介してV.C.O５
に印加される。以つてP.L.Lは理想的にはV.C.O
５の発振出力fvがfv＝Ｎ・frとなつたとき安定す
る。
IC化されたP.L.Lのブロツクダイヤグラムを示す
ものである。１は基準信号発生回路、２は分周回
路、３は比較基準信号選択回路であり、分周回路
２より出力される何れかの分周出力を選択して後
続する位相比較器４に対して位相比較の為の基準
信号frとして供給される。５は電圧制御発振器
（以下V.C.Oと略す）であり、V.C.O５の発振出
力fvはプログラマブル分周器６にて１／Ｎに分周
され、この１／Ｎ分周出力が位相比較器４の他方
の入力となる。位相比較器４の二入力の位相差に
基く出力はローパスフイルタ７を介してV.C.O５
に印加される。以つてP.L.Lは理想的にはV.C.O
５の発振出力fvがfv＝Ｎ・frとなつたとき安定す
る。
ところで、比較基準信号選択回路３にて選択さ
れなつた分周回路２の分周出力のうち選択された
基準信号frよりも低い周波数の信号IC外部に引出
して時計回路用若しくはラジオ周波数表示回路用
のタイミング信号として利用する場合がある。こ
のような場合、IC外部へ信号を取出す為の出力
バツフア回路はIC内の他の回路に比べて比較的
ドライブ能力が大きく、従つて出力レベルのオ
ン・オフに応じた電源電流の増減変化も大きい。
これが、低周波成分のノイズとして電源ラインに
乗り、P.L.Lに入り込むという不都合を生じる。
本考案は斯るノイズを除去することを目的とする
ものである。
れなつた分周回路２の分周出力のうち選択された
基準信号frよりも低い周波数の信号IC外部に引出
して時計回路用若しくはラジオ周波数表示回路用
のタイミング信号として利用する場合がある。こ
のような場合、IC外部へ信号を取出す為の出力
バツフア回路はIC内の他の回路に比べて比較的
ドライブ能力が大きく、従つて出力レベルのオ
ン・オフに応じた電源電流の増減変化も大きい。
これが、低周波成分のノイズとして電源ラインに
乗り、P.L.Lに入り込むという不都合を生じる。
本考案は斯るノイズを除去することを目的とする
ものである。
出力バツフア回路として、第２図に示す如く、
反転増幅器８を考えると、本考案の特徴はこの反
転増幅器８の電源電流の変化とは逆の関係で電源
電流が変化するダミーの反転増幅器９を設けた点
にある。今、反転増幅器がＮ型I.GFETにて構成
されているとして反転増幅器８に第３図ａに示す
入力電圧VIN（周波数o）が印加されたとすると、
そのときの電源電流のスタテイツクな（直流的
な）変化は第３図ｂに示す通りである。ダミーの
反転増幅器９には、反転増幅器８への入力電圧
VINとは逆相の入力電圧が印加されるので、ダミ
ーの反転増幅器９の電源電流のスタテイツクな変
化は第３図Ｃに示す通りとなり、第３図ｂとは丁
度逆相の関係となる。従つて両者を合せたスタテ
イツクな電源電流値は第３図ｄに示す如く一定と
なり、ノイズ成分は除去されることになる。
反転増幅器８を考えると、本考案の特徴はこの反
転増幅器８の電源電流の変化とは逆の関係で電源
電流が変化するダミーの反転増幅器９を設けた点
にある。今、反転増幅器がＮ型I.GFETにて構成
されているとして反転増幅器８に第３図ａに示す
入力電圧VIN（周波数o）が印加されたとすると、
そのときの電源電流のスタテイツクな（直流的
な）変化は第３図ｂに示す通りである。ダミーの
反転増幅器９には、反転増幅器８への入力電圧
VINとは逆相の入力電圧が印加されるので、ダミ
ーの反転増幅器９の電源電流のスタテイツクな変
化は第３図Ｃに示す通りとなり、第３図ｂとは丁
度逆相の関係となる。従つて両者を合せたスタテ
イツクな電源電流値は第３図ｄに示す如く一定と
なり、ノイズ成分は除去されることになる。
尚、第４図に示す如く、出力バツフア回路とし
ての反転増幅器８とは逆相の関係で動作する反転
増幅器９′が既に設けられている場合には、この
反転増幅器９′の電源電流にて反転増幅器８の電
源電流の変化を相殺しても良い。本考案に言うダ
ミーの出力バツフア回路とは斯かる反転増幅器
９′も含むものとする。また、回路はＮ型I.G.
FETに限らず、Ｐ型I.G.FET等でも良いことは
言うまでもない。
ての反転増幅器８とは逆相の関係で動作する反転
増幅器９′が既に設けられている場合には、この
反転増幅器９′の電源電流にて反転増幅器８の電
源電流の変化を相殺しても良い。本考案に言うダ
ミーの出力バツフア回路とは斯かる反転増幅器
９′も含むものとする。また、回路はＮ型I.G.
FETに限らず、Ｐ型I.G.FET等でも良いことは
言うまでもない。
以上述べた本考案に依れば、出力バツフア回路
の電源電流の変化をダミーの出力バツフア回路の
電源電流の変化で相殺するものであるから、ノイ
ズ成分を除去することが出来る。
の電源電流の変化をダミーの出力バツフア回路の
電源電流の変化で相殺するものであるから、ノイ
ズ成分を除去することが出来る。
第１図はP.L.Lを示すブロツクダイヤグラムを
示す図、第２図は本考案の実施例を示す図、第３
図はその動作波形図、第４図は他の実施例を示す
図である。 １は基準発振器、８は出力バツフア回路として
の反転増幅器、９，９′はダミーの出力バツフア
回路としての反転増幅器。
示す図、第２図は本考案の実施例を示す図、第３
図はその動作波形図、第４図は他の実施例を示す
図である。 １は基準発振器、８は出力バツフア回路として
の反転増幅器、９，９′はダミーの出力バツフア
回路としての反転増幅器。
Claims (1)
- 【実用新案登録請求の範囲】 同一の半導体基板上に、基準信号発生回路と、
該基準信号を分周して周波数の異なる複数の分周
信号を出力する分周回路と、該分周回路の複数の
分周信号の内の何れかの分周出力を選択する選択
回路と、電圧制御発振器と、該電圧制御発振器の
発振出力を分周するプログラマブル分周器と、該
プログラマブル分周器の分周出力と前記選択回路
で選択された基準となる分周信号との位相差を位
相比較する位相比較器と、該位相比較器の出力を
入力とするローパスフイルタとを設け、該ローパ
スフイルタの出力を前記電圧制御発振器に入力し
発振周波数の制御電圧とする構成の位相同期ルー
プにおいて、 前記半導体基板と同一基板上に、前記基準信号
の分周出力の内のいずれかの分周出力を該半導体
基板の外部に引き出すための出力バツフア回路と
この出力バツフア回路の電源電流の変化と逆の関
係でその電源電流が変化するダミーの出力バツフ
ア回路とを設け、前記出力バツフア回路の電源電
流の変化を前記ダミーの出力バツフア回路の電源
電流で相殺することにより前記位相同期ループへ
のノイズの混入を防止したことを特徴とするノイ
ズ除去回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15788679U JPS6340913Y2 (ja) | 1979-11-13 | 1979-11-13 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15788679U JPS6340913Y2 (ja) | 1979-11-13 | 1979-11-13 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5674513U JPS5674513U (ja) | 1981-06-18 |
| JPS6340913Y2 true JPS6340913Y2 (ja) | 1988-10-26 |
Family
ID=29669141
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15788679U Expired JPS6340913Y2 (ja) | 1979-11-13 | 1979-11-13 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6340913Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008107780A (ja) * | 2006-09-29 | 2008-05-08 | Matsushita Electric Ind Co Ltd | 信号伝達回路，表示データ処理装置，および表示装置 |
-
1979
- 1979-11-13 JP JP15788679U patent/JPS6340913Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5674513U (ja) | 1981-06-18 |
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