JPS6342092A - 信号変化検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目　次〕 概要 産業上の利用分野 従来の技術 発明が解決しようとする問題点 問題点を解決するための手段 作用 実施例 発明の効果 〔概　要〕 複数の信号のデコーダ回路の出力をエンコードすること
により、上述の複数の各信号の遅延信号を生成し、これ
らの遅延信号と上述の信号との論理演算に応じて信号変
化を検出するようにした信号変化検出回路であり、これ
により、遅延信号生成用の遅延回路を不要にしたもので
ある。

〔産業上の利用分野〕

本発明は半導体記憶装置におけるアドレス変化検出（Ａ
ＴＤ）回路として用いることができる信号変化検出回路
に関する。

〔従来の技術〕

半導体記憶装置（マスクＲＯＭ　、スタティックＲＡＭ
、ダイナミックＲＡＭ等）においては、アドレス変化が
あった場合にリセット信号を発生させるものがある。こ
のため、第２図に示すようなアドレス変化検出回路が用
いられている。第２図においては、アドレスバッファ１
より供給されたアドレス信号ＡＯ，τ。；Ａ１．−λ−
１；・・・、Ａイー１゜τ７−１が、それぞれ、パルス
発生回路２゜、２１．・・・。

２□１に印加される。従って、アドレス信号の１つたと
えばＡｎ（τ。）が変化したときには、パルス発生回路
２゜がパルス信号Ｐ０を発生し、この結果、ナンド回路
３はＡＴＤ信号パルスを発生することになる。すなわち
、この場合、パルス発生回路２１は、第３図にその詳細
を示すように、２つの遅延回路２１．２２．２つのナン
ド回路２３．２４、およびナンド回路２５により構成さ
れている。その動作を第４図を参照して説明すると、第
４図体）に示すごとく、アドレス信号Ａｔが変化すると
、遅延回路２１の出力である遅延信号ＤＡｉが第４図（
→のごとく得られ、従って、ナンド回路２３の出力Ｓ、
は第４図（ト）のごとくなる。

同時に、アドレス信号τｉは第４図（＾）のごと（変化
するので、遅延回路２２の出力である遅延信号ＤＡｉが
第４図（８）のどと（得られ、従って、ナンド回路２４
の出力Ｓｔは第４図（Ｃ）のごとくなる。

この結果、ナンド回路２５の出力Ｐｉは第４図（Ｄ）の
ごとくなり、これを受けて第２図のナンド回路３の出力
であるＡＴＤパルスが第４図（Ｈ）のごとく得られるこ
とになる。

〔発明が解決しようとする問題点〕

しかしながら、上述の従来のアドレス変化検出回路すな
わち信号変化検出回路においては、各アドレス信号Ａｔ
　　（τｉ）の遅延信号を得るために、インバータもし
くはＣＲ回路等により構成される遅延回路を必要とする
ために、チップ面積の増大を招くという問題点があった
。

〔問題点を解決するための手段〕

本発明の目的は、上述の問題点に鑑み、チップ面積が小
さい信号変化検出回路を提供することであり、その構成
は第１図に示される。

第１図において、４はたとえばアドレス信号Ａｎ（τ。

）、ＡＩ（τ１）、・・・、Ａｎ−、（τ７−１）をデ
コードして２″個のラインの１つを選択するものである
。たとえば半導体記憶装置のローアドレスデコーダであ
れば、２″個のワード線の１つを選択するものである。

また、５はエンコーダ回路であって、デコーダ回路４の
出力をエンコードして信号ＤＡｏ　（ＤＡｏ　）、ＤＡ
＋　（丁τ１）、・・・。

ＤＡａ−、（ＤＡｎ１）を発生する。これら信号ＤＡｏ
（丁τ。）、ＤＡ＋　　（丁τ１）、・・・、ＤＡｎ−
。

（））λ、、ｌ）は各アドレス信号ＡＯ（τ。）、　　
ＡＩ（τｌ）。

・・・、　Ａｎ−、（τ７．）の遅延信号である。つま
り、デコーダ回路４の各出力にはたとえばワード線を駆
動するトランジスタのゲート容量が存在する。従って、
各信号Ｄ　Ａ　６　（Ｄτ。）、ＤＡバ■１）、・・・
。

ＤＡ−−＋（丁Ｘ１．）はアドレス信号Ａ１１（τ。）
、Ａ１（Ｔ１）、・・・、Ａｎ−、（τ７−１）より主
として上記ゲート容量により決定される所定時間だけ遅
れることになる。パルス発生回路６はアドレス信号Ａ。

（τ。）ｔ　ＡＩ（τ１）、・・・、Ａｎ−、（−Ｘ−
７，）とこれらの遅延信号ＤＡｎ（Ｄτ。）、　Ｄ　Ａ
　ｌ（Ｄ　Ａ　１）、・・・。

ＤＡｎ、（ＤＡｎｌ）との論理演算により少なくとも１
つのアドレス信号の変化を示すパルス信号を発生するも
のである。

〔作　用〕

つまり、上述の構成は、他の目的に用いられるデコーダ
回路を利用するものであり、これにエンコーダを付加す
ることにより遅延信号を得るようにしたものである。上
述の構成によれば、信号Ａｏ（τｏ）ｔ　ＡＩ（τ１）
、−、Ａｎ、−１（τ１−１）の変化によりパルス信号
が発生することになる。

〔実施例〕

第５図は本発明に係る信号変化検出回路の一実施例を示
す回路図である。前述のごとく、１はアドレスバッファ
、４はデコーダ回路、５はエンコーダ回路である。また
、各パルス発生回路６０。

６１、・・・、６□、は、第３図のナンド回路２３．２
４、およびナンド回路２５により構成されている。つま
り、デコーダ回路４およびエンコーダ回路５が第２図の
遅延回路の役目をするものである。

第５図デコーダ回路４およびエンコーダ回路５について
第６図を参照して詳細に説明する。デコーダ回路４は２
″個のナンド回路４゜、４３．・・・を備えている。こ
れにより、たとえば２１′１個のワード線の１つを選択
するようにしである。つまり、ｎ＝３とすれば、アドレ
ス信号はＡ　ｏ、　Ａ　ｒ　、　Ａ　ｔであり、この場
合、（Ａｏ、Ａｔ、Ａｉ　）＝　（０，０゜０）のとき
には、ナンド回路４゜の出力がローレベルとなるように
配線され、（Ａｎ、Ａｎ、Ａｉ　）＝（１，０，Ｏ）の
ときには、ナンド回路４１の出力がローレベルとなるよ
うに配線され、以下同様に、（Ａｏ、Ａｔ、Ａｔ　）−
（１，１−１）のときにはナンド回路４？の出力がロー
レベルとなるように配線されている。また、エンコーダ
回路５は２ｎ個のナンド回路５゜、５゜′、・・・＋　
　５１１−１＋５　ｎ−１′を備えている。各ナンド回
路５゜、５゜′。

・・・＋　　５７％−１＋　５　ｎ−１′はデコーダ回
路４のナンド回路４゜、４８．・・・のうち２　ｎ−１
個に接続されている。

つまり、ナンド回路５゜は、Ａ０＝１のときに出力がハ
イレベルとなるデコーダ回路４のナンド回路のすべてに
接続され、ナンド回路５゜′は、τ。＝１のときに出力
がハイレベルとなるデコーダ回路４のナンド回路のすべ
てに接続され、以下同様に、ナンド回路５゜−１は、Ａ
ｎ−、＝１のときに出力がハイレベルとなるデコーダ回
路４のナンド回路のすべてに接続され、ナンド回路丁郊
、は、−人−、−、＝ｌのときに出力がハイレベルとな
るデコーダ回路４のナンド回路のすべてに接続されてい
る。この結果、エンコーダ回路５の各ナンド回路５゜、
５゜′、・・・＋　　５１１−１　＋　５　ｎ−１′は
アドレス信号号τ。、Ａｏ、・・・、τｆｉ−１＋Ａ１
１−１　の遅延信号丁τ。。

ＤＡｎ、　・、ＤＡｎ、、ＤＡｎ、　を発生することに
なる。

なお、本発明はアドレス信号のアドレス信号変化検出（
ＡＴＤ）回路以外でも、複数の信号の変化を検出する回
路にも適用できる。

〔発明の効果〕

以上説明したように本発明に係る信号変化検出回路によ
れば、デコーダ回路の出力をエンコードすることにより
もとの信号の遅延信号を得ているので、遅延回路が不要
となり、回路の簡素化してチップ面積を縮小できる。

【図面の簡単な説明】

第１図は本発明の基本構成を示すブロック回路図、 第２図は従来のアドレス信号変化検出回路の回路図、 第３図は第２図のパルス発生回路の論理回路図、第４図
は第３図の回路動作を説明するためのタイミング図、 第５図は本発明に係る信号変化検出回路の一実施例を示
すブロック回路図、 第６図は第５図のデコーダ回路およびエンコーダ回路の
詳細な回路図である。 １：アドレスバッファ、 ３：ナンド回路、 ４：デコーダ回路、 ５：エンコーダ回路、 ６０、６３．・・・＋６６−１’パルス発生回路。

Claims (1)

1. 【特許請求の範囲】 １、複数の信号（Ａ＿０、Ａ＿１、・・・、Ａ＿ｎ＿−
   ＿１）をデコードするデコーダ回路（４）と、 該デコーダ回路の出力をエンコードして前記各複数の信
   号に対応する信号（ＤＡ＿０、ＤＡ＿１、・・・、ＤＡ
   ＿ｎ＿−＿１）を発生するエンコーダ回路（５）と、該
   エンコーダ回路の各信号（ＤＡ＿０、ＤＡ＿１、・・・
   、ＤＡ＿ｎ＿−＿１）と前記各複数の信号（Ａ＿０、Ａ
   ＿１、・・・、Ａ＿ｎ＿−＿１）との論理演算に応じて
   該複数の信号の少なくとも１つの信号の変化を示すパル
   ス信号を発生するパルス発生回路（６＿０、６＿１、・
   ・・、６＿ｎ＿−＿１）と、 を具備する信号変化検出回路。