JPS634211B2 - - Google Patents
Info
- Publication number
- JPS634211B2 JPS634211B2 JP55072247A JP7224780A JPS634211B2 JP S634211 B2 JPS634211 B2 JP S634211B2 JP 55072247 A JP55072247 A JP 55072247A JP 7224780 A JP7224780 A JP 7224780A JP S634211 B2 JPS634211 B2 JP S634211B2
- Authority
- JP
- Japan
- Prior art keywords
- shift register
- scan
- memory
- circuit
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】
本発明は論理回路とメモリー回路が混在した電
子回路の試験を効率よく行なうことができるよう
構成した論理装置に関する。
子回路の試験を効率よく行なうことができるよう
構成した論理装置に関する。
半導体集積回路技術の進展に伴い、同一LSI内
またはプリント板内に論理回路とメモリー回路の
混在が一般的になつて来た。
またはプリント板内に論理回路とメモリー回路の
混在が一般的になつて来た。
このような電子回路の試験を効率よく行なうこ
とは従来技術では難しく、一般にはメモリー回路
部分を除いて論理回路のみ試験するか、またはメ
モリー回路関連ピンを外部からアクセス可能とな
るよう外へ出して、メモリー回路専用の試験を行
なう方法を採つていた。
とは従来技術では難しく、一般にはメモリー回路
部分を除いて論理回路のみ試験するか、またはメ
モリー回路関連ピンを外部からアクセス可能とな
るよう外へ出して、メモリー回路専用の試験を行
なう方法を採つていた。
この場合前者では試験率の低下をまねき、後者
は試験の為の余分なピンを相当数必要とし、また
このための配線量も増加するという問題点があ
る。
は試験の為の余分なピンを相当数必要とし、また
このための配線量も増加するという問題点があ
る。
本発明の目的は以上の如き問題点を解消し、メ
モリー回路の混在したLSIやプリント板を効率良
く試験する方法を提供するもので、本発明の目的
は電子回路における多数の状態記憶回路をシフト
レジスタチエーンに構成して、テストデータのス
キヤンイン／アウトを可能にした論理装置におい
て、メモリー回路周辺のレジスタをシフトレジス
タチエーンの連続した位置に固めて配置し、かつ
外部からの切替信号によりメモリー回路周辺のレ
ジスタのみを抜き出して、他と独立に別途外部か
ら別途テストデータのスキヤンイン／アウトを可
能なマイナーループとして構成した事により達成
される。
モリー回路の混在したLSIやプリント板を効率良
く試験する方法を提供するもので、本発明の目的
は電子回路における多数の状態記憶回路をシフト
レジスタチエーンに構成して、テストデータのス
キヤンイン／アウトを可能にした論理装置におい
て、メモリー回路周辺のレジスタをシフトレジス
タチエーンの連続した位置に固めて配置し、かつ
外部からの切替信号によりメモリー回路周辺のレ
ジスタのみを抜き出して、他と独立に別途外部か
ら別途テストデータのスキヤンイン／アウトを可
能なマイナーループとして構成した事により達成
される。
次に図面を使用し、本発明の詳細について説明
する。
する。
従来LSI等の高密度論理回路の試験方法とし
て、内部のフリツプフロツプを直接外部から与え
る信号で任意の状態にセツトしたり、またフリツ
プフロツプの状態を直接外部端子へ読出すことの
できる、いわゆるスキヤンイン／アウト手法が良
く知られている。
て、内部のフリツプフロツプを直接外部から与え
る信号で任意の状態にセツトしたり、またフリツ
プフロツプの状態を直接外部端子へ読出すことの
できる、いわゆるスキヤンイン／アウト手法が良
く知られている。
この方法によれば、全ての順序回路を組合せ回
路へ置換することが可能となり、この結果テスト
データパターンの発生が容易となる。
路へ置換することが可能となり、この結果テスト
データパターンの発生が容易となる。
本発明は通常論理回路の試験に使用するスキヤ
ンイン／アウト方式をメモリー回路の試験領域へ
拡張しようとするものである。
ンイン／アウト方式をメモリー回路の試験領域へ
拡張しようとするものである。
なおこのようなスキヤン方式には各フリツプフ
ロツプへ１ビツトずつアドレスをわりふるアドレ
ス方式と、全フリツプフロツプを１本のシフトレ
ジスタチエーンで連結し、ビツト単位のアドレス
認識を行わないシフトレジスタ方式に大別され
る。
ロツプへ１ビツトずつアドレスをわりふるアドレ
ス方式と、全フリツプフロツプを１本のシフトレ
ジスタチエーンで連結し、ビツト単位のアドレス
認識を行わないシフトレジスタ方式に大別され
る。
本発明はシフトレジスタ方式のスキヤンイン／
アウトを適用し、シフトレジスタ構成されたメモ
リー回路周辺のレジスタ（入力レジスタ、アドレ
スレジスタ、出力レジスタ）を一連のシフトレジ
スタチエーンの一部に固めて配置すること、及び
メモリー専用のマイナーチエーンを一連のシフト
レジスタチエーンから抜き出して、他と独立なス
キヤンイン／アウトを可能としたものである。
アウトを適用し、シフトレジスタ構成されたメモ
リー回路周辺のレジスタ（入力レジスタ、アドレ
スレジスタ、出力レジスタ）を一連のシフトレジ
スタチエーンの一部に固めて配置すること、及び
メモリー専用のマイナーチエーンを一連のシフト
レジスタチエーンから抜き出して、他と独立なス
キヤンイン／アウトを可能としたものである。
第１図は本発明の実施例による論理装置内シフ
トレジスタチエーン概略結線図、第２図は第１図
の詳細図、第３図はシフトレジスタチエーンビツ
ト配列図を示す。
トレジスタチエーン概略結線図、第２図は第１図
の詳細図、第３図はシフトレジスタチエーンビツ
ト配列図を示す。
なお第１図では説明を簡単にするためスキヤン
インSiおよびスキヤンアウトSoライン以外のス
キヤン系ラインは省略してある。
インSiおよびスキヤンアウトSoライン以外のス
キヤン系ラインは省略してある。
第２図に示すように論理装置内の回路は主とし
てゲート回路から構成される組合せ回路７と、フ
リツプフロツプ、レジスタ等の状態を記憶する順
序回路から構成されるが、スキヤンイン／アウト
機能を導入して回路の試験をするため、本発明で
はシフト機能をもたせたロジツク系フリツプフロ
ツプ２とメモリー回路周辺レジスタ１を１本のシ
フトレジスタチエーンで連結し、さらにメモリー
周辺レジスタ１は一連のシフトレジスタチエーン
の中で第３図に示すように固めて配置している。
てゲート回路から構成される組合せ回路７と、フ
リツプフロツプ、レジスタ等の状態を記憶する順
序回路から構成されるが、スキヤンイン／アウト
機能を導入して回路の試験をするため、本発明で
はシフト機能をもたせたロジツク系フリツプフロ
ツプ２とメモリー回路周辺レジスタ１を１本のシ
フトレジスタチエーンで連結し、さらにメモリー
周辺レジスタ１は一連のシフトレジスタチエーン
の中で第３図に示すように固めて配置している。
このためメモリー回路の試験はスキヤンイン端
子Siからスキヤンアウト端子Soに至るメインル
ープからバイパスされたSiM端子からSoM端子
へ至るマイナーループによりスキヤンイン／アウ
トすることが可能になる。
子Siからスキヤンアウト端子Soに至るメインル
ープからバイパスされたSiM端子からSoM端子
へ至るマイナーループによりスキヤンイン／アウ
トすることが可能になる。
またメインループからマイナーループを分岐
し、Si端子とSiM端子を切り分けるマルチプレク
サー３を設置し、このマルチプレクサー３を外部
からコントロールする端子CMPXを置く。
し、Si端子とSiM端子を切り分けるマルチプレク
サー３を設置し、このマルチプレクサー３を外部
からコントロールする端子CMPXを置く。
次に本実施例である第２図の回路によりメモリ
セル部の試験手順を説明する。
セル部の試験手順を説明する。
(1) CMPX端から信号を送りマルチプレクサー
３への入力をSiM端子側へ切替える。
３への入力をSiM端子側へ切替える。
次にSM端子に信号を送りスキヤンモードに
する。そしてSiM端子から書き込みデータおよ
びアドレスデータを入力し、順次シフトクロツ
クφA′，φBによつてシフトさせ、所定のメモ
リセル８の入力レジスタ５に書き込みデータ
を、アドレスレジスタ４にアドレスデータをセ
ツトする。ここでスキヤンモードを解除する。
する。そしてSiM端子から書き込みデータおよ
びアドレスデータを入力し、順次シフトクロツ
クφA′，φBによつてシフトさせ、所定のメモ
リセル８の入力レジスタ５に書き込みデータ
を、アドレスレジスタ４にアドレスデータをセ
ツトする。ここでスキヤンモードを解除する。
(2) WE端子からライトイネーブル信号を印加し
て入力レジスタ５の内容をメモリセル８に書込
む。
て入力レジスタ５の内容をメモリセル８に書込
む。
(3) 次にシステムクロツクを印加して、メモリセ
ル８からの出力を出力レジスタ６にセツトす
る。
ル８からの出力を出力レジスタ６にセツトす
る。
(4) 再度スキヤンモードにして所定個数のシフト
クロツクφA，φBを印加し、出力レジスタ８に
セツトされたデータをスキヤンアウト端子
SoMから取り出す。
クロツクφA，φBを印加し、出力レジスタ８に
セツトされたデータをスキヤンアウト端子
SoMから取り出す。
この取り出された出力値を調査することにより
メモリー回路の試験を行なう。以上の手順を繰り
返して行なう。
メモリー回路の試験を行なう。以上の手順を繰り
返して行なう。
以上本発明によるとメモリー回路周辺のレジス
タを１ループのシフトレジスタチエーンの任意の
位置に固めて配置し、かつメモリー回路周辺のレ
ジスタチエーンだけを抜き出して、他と独立にス
キヤンイン／アウトできるようになつているの
で、メモリー回路試験データの作成が容易になる
と共に、シフトクロツクも少なくて済むことか
ら、試験時間の短縮が図れ、効率のよいメモリー
回路試験ができる利点がある。
タを１ループのシフトレジスタチエーンの任意の
位置に固めて配置し、かつメモリー回路周辺のレ
ジスタチエーンだけを抜き出して、他と独立にス
キヤンイン／アウトできるようになつているの
で、メモリー回路試験データの作成が容易になる
と共に、シフトクロツクも少なくて済むことか
ら、試験時間の短縮が図れ、効率のよいメモリー
回路試験ができる利点がある。
第１図は本発明の実施例による論理装置内シフ
トレジスタチエーン概略結線図、第２図は第１図
の詳細図、第３図はシフトレジスタチエーンビツ
ト配列図を示す。 図において、１はメモリー周辺レジスタ、２は
ロジツク系フリツプフロツプ、３はマルチプレク
サ、４はアドレスレジスタ、５は入力レジスタ、
６は出力レジスタ、７は組合せ回路、８はメモリ
ーセルを示す。
トレジスタチエーン概略結線図、第２図は第１図
の詳細図、第３図はシフトレジスタチエーンビツ
ト配列図を示す。 図において、１はメモリー周辺レジスタ、２は
ロジツク系フリツプフロツプ、３はマルチプレク
サ、４はアドレスレジスタ、５は入力レジスタ、
６は出力レジスタ、７は組合せ回路、８はメモリ
ーセルを示す。
Claims (1)
- 【特許請求の範囲】 １ 電子回路における多数の状態記憶回路をシフ
トレジスタチエーンに構成して、テストデータの
スキヤンイン／アウトを可能にした論理装置にお
いて、 メモリー回路周辺のレジスタ１を前記シフトレ
ジスタチエーンの連続した位置に固めて配置し、
かつ外部からの切替信号により該メモリー回路周
辺のレジスタ１のみを抜き出して、他と独立に別
途外部からテストデータのスキヤンイン／アウト
が可能なマイナーループに構成したことを特徴と
した論理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7224780A JPS56168270A (en) | 1980-05-30 | 1980-05-30 | Logical device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7224780A JPS56168270A (en) | 1980-05-30 | 1980-05-30 | Logical device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56168270A JPS56168270A (en) | 1981-12-24 |
| JPS634211B2 true JPS634211B2 (ja) | 1988-01-28 |
Family
ID=13483766
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7224780A Granted JPS56168270A (en) | 1980-05-30 | 1980-05-30 | Logical device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56168270A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60142432A (ja) * | 1983-12-28 | 1985-07-27 | Fujitsu Ltd | シリアル・データ・スキャン・イン／アウト方法 |
| JP2641739B2 (ja) * | 1988-07-29 | 1997-08-20 | 富士通株式会社 | 試験装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5939052B2 (ja) * | 1977-03-15 | 1984-09-20 | 株式会社東芝 | 情報処理装置及び方法 |
-
1980
- 1980-05-30 JP JP7224780A patent/JPS56168270A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56168270A (en) | 1981-12-24 |
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