JPS6161428B2 - - Google Patents
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- JPS6161428B2 JPS6161428B2 JP55166076A JP16607680A JPS6161428B2 JP S6161428 B2 JPS6161428 B2 JP S6161428B2 JP 55166076 A JP55166076 A JP 55166076A JP 16607680 A JP16607680 A JP 16607680A JP S6161428 B2 JPS6161428 B2 JP S6161428B2
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- circuit
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- 238000000034 method Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 230000002093 peripheral effect Effects 0.000 description 4
- 230000006870 function Effects 0.000 description 3
- 230000006386 memory function Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000002401 inhibitory effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 238000010998 test method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318555—Control logic
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】
本発明は集積化論理回路に関する。
集積回路の高密度化につれ、このような回路を
多数搭載したパツケージのテストがますます複雑
かつ難かしくなつている。このようなパツケージ
を最も簡単にテストする方法は、パツケージ試験
装置を用いて、パツケージの入力端子から、予め
定めた論理入力データを加え、パツケージの出力
端子から出力する論理出力データを読みとり、そ
れを予め求められている正しいデータと比較する
ことである。もし、このパツケージが、フリツプ
フロツプ等の記憶素子を全く含まない組合せ回路
だけからなる場合には、ある論理入力に対するこ
のパツケージからの論理出力は一義的に定まるの
で、上述の方法を用いてこのパツケージを試験す
るための試験データを作ることおよび試験を行う
こと自身も比較的簡単にできる。
多数搭載したパツケージのテストがますます複雑
かつ難かしくなつている。このようなパツケージ
を最も簡単にテストする方法は、パツケージ試験
装置を用いて、パツケージの入力端子から、予め
定めた論理入力データを加え、パツケージの出力
端子から出力する論理出力データを読みとり、そ
れを予め求められている正しいデータと比較する
ことである。もし、このパツケージが、フリツプ
フロツプ等の記憶素子を全く含まない組合せ回路
だけからなる場合には、ある論理入力に対するこ
のパツケージからの論理出力は一義的に定まるの
で、上述の方法を用いてこのパツケージを試験す
るための試験データを作ることおよび試験を行う
こと自身も比較的簡単にできる。
しかしながら、このパツケージの中に多くの記
憶回路が含まれる場合には、ある時点におけるパ
ツケージからの論理出力は、そのすぐ前の時点の
パツケージへの論理入力と一義的な関係を持たな
いため、上述のような方法を用いてパツケージの
良否をテストするための有効なテストデータを作
ること自身すでに非常に難かしい問題になつてく
る。
憶回路が含まれる場合には、ある時点におけるパ
ツケージからの論理出力は、そのすぐ前の時点の
パツケージへの論理入力と一義的な関係を持たな
いため、上述のような方法を用いてパツケージの
良否をテストするための有効なテストデータを作
ること自身すでに非常に難かしい問題になつてく
る。
このような場合、パツケージの中の回路をメモ
リ作用を持たない組合せ回路と、メモリ作用をも
つ順序回路とに分類し、順序回路に含まれるすべ
てのフリツプフロツプを必要に応じて縦続に接続
してシフトレジスタを構成し、これらのフリツプ
フロツプの内容を自由に外部の試験装置にシフト
アウトして読みとり、また外部試験装置からのデ
ータをシフトインして前記フリツプフロツプに設
定することができるように構成し、これによつて
一方ではこれらの順序回路の間にはさまれる組合
せ回路の動作をテストし、もう一方では、上述の
シフトインシフトアウトが正常に行なわれること
で前記順序回路の動作を確認し、これらによりこ
のパツケージをテストするという方法が知られて
いる。この方法はパツケージ中の順序回路のすべ
てのフリツプフロツプに上述のような機能を付加
できれば有効に実施されるが、これをパツケージ
中に実装した高密度集積回路中に含まれる順序回
路にまで適用すると、試験対象が大きくなりす
ぎ、試験データ作成に厖大な時間を要することに
なる。このためこの方法も高密度集積回路を実装
したパツケージに適用することは実用的でないと
いう欠点を有している。
リ作用を持たない組合せ回路と、メモリ作用をも
つ順序回路とに分類し、順序回路に含まれるすべ
てのフリツプフロツプを必要に応じて縦続に接続
してシフトレジスタを構成し、これらのフリツプ
フロツプの内容を自由に外部の試験装置にシフト
アウトして読みとり、また外部試験装置からのデ
ータをシフトインして前記フリツプフロツプに設
定することができるように構成し、これによつて
一方ではこれらの順序回路の間にはさまれる組合
せ回路の動作をテストし、もう一方では、上述の
シフトインシフトアウトが正常に行なわれること
で前記順序回路の動作を確認し、これらによりこ
のパツケージをテストするという方法が知られて
いる。この方法はパツケージ中の順序回路のすべ
てのフリツプフロツプに上述のような機能を付加
できれば有効に実施されるが、これをパツケージ
中に実装した高密度集積回路中に含まれる順序回
路にまで適用すると、試験対象が大きくなりす
ぎ、試験データ作成に厖大な時間を要することに
なる。このためこの方法も高密度集積回路を実装
したパツケージに適用することは実用的でないと
いう欠点を有している。
本発明の目的は上述の従来の欠点を除去しパツ
ケージのテストを容易に行なうことを可能にする
集積化論理回路を提供することにある。
ケージのテストを容易に行なうことを可能にする
集積化論理回路を提供することにある。
本発明の回路は、通常動作時に使用する複数の
入出力端子を有する集積化論理回路であつて、前
記入出力端子のうちの予め定めた入出力端子のお
のおのに接続され試験指示入力がある場合には供
給されるクロツク信号に同期して歩進動作し前記
試験指示入力がない場合には入力信号をそのまま
通過させるように動作する複数のフリツプフロツ
プ回路と、シフト指示入力に応答して前記複数の
フリツプフロツプ回路を縦続に接続しシフトレジ
スタを形成させる手段とを含む。次に図面を参照
し本発明を詳細に説明する。第１図は本発明の一
実施例を示すブロツク図である。
入出力端子を有する集積化論理回路であつて、前
記入出力端子のうちの予め定めた入出力端子のお
のおのに接続され試験指示入力がある場合には供
給されるクロツク信号に同期して歩進動作し前記
試験指示入力がない場合には入力信号をそのまま
通過させるように動作する複数のフリツプフロツ
プ回路と、シフト指示入力に応答して前記複数の
フリツプフロツプ回路を縦続に接続しシフトレジ
スタを形成させる手段とを含む。次に図面を参照
し本発明を詳細に説明する。第１図は本発明の一
実施例を示すブロツク図である。
参照数字１はこの集積化論理回路の全体を示
す。前記論理回路１はその内部に内部回路２を含
んでいるが、この内部回路２が従来の一般の集積
化論理回路であり、本発明の前記回路１はこの内
部回路２のほかにさらに以下に述べるような回路
を含んでいる。
す。前記論理回路１はその内部に内部回路２を含
んでいるが、この内部回路２が従来の一般の集積
化論理回路であり、本発明の前記回路１はこの内
部回路２のほかにさらに以下に述べるような回路
を含んでいる。
すなわち、前記内部回路２のすべての入力ライ
ン３−１，３−２，…………，３−Ｎに対し、そ
れぞれ以下に述べるような特別の機能をもつフリ
ツプフロツプ（FF）４−１，４−２，………
…，４−Ｎが接続され前記入力ラインはこのFF
を介して前記回路１の通常入力端子５−１，５−
２，…………，５−Ｎに接続されている。
ン３−１，３−２，…………，３−Ｎに対し、そ
れぞれ以下に述べるような特別の機能をもつフリ
ツプフロツプ（FF）４−１，４−２，………
…，４−Ｎが接続され前記入力ラインはこのFF
を介して前記回路１の通常入力端子５−１，５−
２，…………，５−Ｎに接続されている。
同様に、前記内部回路２のすべての出力ライン
６−１，６−２，…………，６−Ｌは上と同じ機
能をもつFF７−１，７−２，…………，７−Ｌ
を介して前記回路１の通常出力端子８−１，８−
２，…………，８−Ｌに接続されている。
６−１，６−２，…………，６−Ｌは上と同じ機
能をもつFF７−１，７−２，…………，７−Ｌ
を介して前記回路１の通常出力端子８−１，８−
２，…………，８−Ｌに接続されている。
さて、前記FF４−１，４−２，…………，４
−ＮおよびFF７−１，７−２，…………，７−
Ｌの各々は第２図のＤ，Ｓ，ＭおよびＴで示すよ
うな入出力点および制御用点をもち、下記のよう
に動作する。すなわち、２つの信号入力点Ｄおよ
びＳをもち、シフトモード制御点Ｍが高レベルの
ときはＤ点入力が選択され、シフトモード制御点
Ｍが低レベルのときはＳ点入力が選択される（選
択されない方の入力点からの信号は動作に何等影
響を与えない）。さらに、試験モード制御点Ｔが
高レベルのときは前記ＤかＳのうちの選択された
方の論理入力がそのまま信号出力点Ｑに現われ
る。またもし、前記Ｔが低レベル（試験指示入
力）のときには前記ＤかＳのうちの選択された方
の論理入力がクロツク入力点CKからのクロツク
により歩進され出力点Ｑに現われるような同期型
のFFとして動作する。
−ＮおよびFF７−１，７−２，…………，７−
Ｌの各々は第２図のＤ，Ｓ，ＭおよびＴで示すよ
うな入出力点および制御用点をもち、下記のよう
に動作する。すなわち、２つの信号入力点Ｄおよ
びＳをもち、シフトモード制御点Ｍが高レベルの
ときはＤ点入力が選択され、シフトモード制御点
Ｍが低レベルのときはＳ点入力が選択される（選
択されない方の入力点からの信号は動作に何等影
響を与えない）。さらに、試験モード制御点Ｔが
高レベルのときは前記ＤかＳのうちの選択された
方の論理入力がそのまま信号出力点Ｑに現われ
る。またもし、前記Ｔが低レベル（試験指示入
力）のときには前記ＤかＳのうちの選択された方
の論理入力がクロツク入力点CKからのクロツク
により歩進され出力点Ｑに現われるような同期型
のFFとして動作する。
さて、前記回路１はその中に含まれる内部回路
２のすべての入力および出力に上述の機能をもつ
FFが第１図に示すように接続され、その結果下
記のような綜合動作を行う。
２のすべての入力および出力に上述の機能をもつ
FFが第１図に示すように接続され、その結果下
記のような綜合動作を行う。
すなわち、前記回路１に設けられたシフトモー
ド制御端子９に高レベル信号を供給し、且つ試験
モード制御端子１０に高レベル信号を供給すると
通常入力端子５−１，５−２，…………，５−Ｎ
からの入力論理信号はそのまま内部回路２のそれ
ぞれの入力ライン３−１，３−２，…………，３
−Ｎに現われ、また内部回路２の出力ライン６−
１，６−２，…………，６−Ｌからの出力論理信
号はそのまま前記回路１のそれぞれの通常出力端
子８−１，８−２，…………，８−Ｌに現われ
る。この場合、クロツク入力端子１１から正規の
クロツクを供給することにより回路１は内部回路
２だけからなる従来の集積化論理回路と全く同じ
動作をする。これがこの回路１の通常動作モード
である。
ド制御端子９に高レベル信号を供給し、且つ試験
モード制御端子１０に高レベル信号を供給すると
通常入力端子５−１，５−２，…………，５−Ｎ
からの入力論理信号はそのまま内部回路２のそれ
ぞれの入力ライン３−１，３−２，…………，３
−Ｎに現われ、また内部回路２の出力ライン６−
１，６−２，…………，６−Ｌからの出力論理信
号はそのまま前記回路１のそれぞれの通常出力端
子８−１，８−２，…………，８−Ｌに現われ
る。この場合、クロツク入力端子１１から正規の
クロツクを供給することにより回路１は内部回路
２だけからなる従来の集積化論理回路と全く同じ
動作をする。これがこの回路１の通常動作モード
である。
さて次に、シフトモード制御端子９に低レベル
信号（シフト指示入力）を供給し、試験モード制
御端子１０にも低レベル信号を供給し、かつクロ
ツク入力端子１７に適当なクロツクを加えること
により、前記各FFはシフトデータ入力端子１２
を入力として、前記FF４−Ｎを先頭のFFとし以
下入力側のFFが直列に接続されFF４−２、FF
４−１を経て、さらに出力側のFF７−Ｌに接続
され、以下出力側の各FFを経てFF７−２を通り
FF７−１でシフトデータ出力端子１３につなが
る一連のシフトレジスタを形成する。
信号（シフト指示入力）を供給し、試験モード制
御端子１０にも低レベル信号を供給し、かつクロ
ツク入力端子１７に適当なクロツクを加えること
により、前記各FFはシフトデータ入力端子１２
を入力として、前記FF４−Ｎを先頭のFFとし以
下入力側のFFが直列に接続されFF４−２、FF
４−１を経て、さらに出力側のFF７−Ｌに接続
され、以下出力側の各FFを経てFF７−２を通り
FF７−１でシフトデータ出力端子１３につなが
る一連のシフトレジスタを形成する。
従つて、内部回路２の入力側および出力側にセ
ツトされているデータは、こうして前記端子９，
１０、および１１に適当な信号を加えることによ
り、シフトデータ出力端子１３から外部に直列に
シフトアウトして読み出すことができる。（これ
をスキヤンアウトという）。あるいはまた、この
内部回路２の入力側および出力側にセツトしたい
データを外部からシフトデータ入力端子１２を介
して直列にシフトインして各FFにセツトするこ
とができる（これをスキヤンインという）。
ツトされているデータは、こうして前記端子９，
１０、および１１に適当な信号を加えることによ
り、シフトデータ出力端子１３から外部に直列に
シフトアウトして読み出すことができる。（これ
をスキヤンアウトという）。あるいはまた、この
内部回路２の入力側および出力側にセツトしたい
データを外部からシフトデータ入力端子１２を介
して直列にシフトインして各FFにセツトするこ
とができる（これをスキヤンインという）。
従つて、以上の構成をもつ前記回路１を搭載し
たパツケージを作り、このパツケージの中におい
て前記各集積化論理回路１の各シフトモード制御
端子９および各試験モード制御端子１０をそれぞ
れ並列に接続してパツケージのシフトモード制御
端子および試験モード制御端子にそれぞれ接続
し、また前記搭載された各集積化論理回路１のシ
フトデータ入力端子１２およびシフトデータ出力
端子１３を予め定めた順序にしたがつてつぎつぎ
に直列に接続し、それら直列回路の入力および出
力をそれぞれパツケージのシフトデータ入力端子
およびシフトデータ出力端子に接続することによ
り、前述のスキヤンアウトおよびスキヤンインの
動作を用いて、このパツケージに搭載された各集
積化論理回路の入力側データおよび出力側データ
に直接アクセスすることができる。
たパツケージを作り、このパツケージの中におい
て前記各集積化論理回路１の各シフトモード制御
端子９および各試験モード制御端子１０をそれぞ
れ並列に接続してパツケージのシフトモード制御
端子および試験モード制御端子にそれぞれ接続
し、また前記搭載された各集積化論理回路１のシ
フトデータ入力端子１２およびシフトデータ出力
端子１３を予め定めた順序にしたがつてつぎつぎ
に直列に接続し、それら直列回路の入力および出
力をそれぞれパツケージのシフトデータ入力端子
およびシフトデータ出力端子に接続することによ
り、前述のスキヤンアウトおよびスキヤンインの
動作を用いて、このパツケージに搭載された各集
積化論理回路の入力側データおよび出力側データ
に直接アクセスすることができる。
これを用いて、これらの各集積化論理回路を、
このパツケージをテストする際の外部回路（パツ
ケージ中の回路でこれらの集積化論理回路の外部
にある回路）に対するテストデータの読取点（こ
の集積化論理回路の入力側から読み出されるデー
タが前段にある外部回路に対するテストデータの
読取点となる）および、外部回路に対するテスト
データの設定点（この集積化論理回路の出力側に
セツトされるデータが後段にある外部回路に対す
るテストデータの設定点となる）とすることがで
きる。これによりこのパツケージをテストするた
めのテストデータの設定および読取りを非常に容
易にし、かつ被試験回路をこのように分断するこ
とによつて試験そのものも簡単化することができ
る。
このパツケージをテストする際の外部回路（パツ
ケージ中の回路でこれらの集積化論理回路の外部
にある回路）に対するテストデータの読取点（こ
の集積化論理回路の入力側から読み出されるデー
タが前段にある外部回路に対するテストデータの
読取点となる）および、外部回路に対するテスト
データの設定点（この集積化論理回路の出力側に
セツトされるデータが後段にある外部回路に対す
るテストデータの設定点となる）とすることがで
きる。これによりこのパツケージをテストするた
めのテストデータの設定および読取りを非常に容
易にし、かつ被試験回路をこのように分断するこ
とによつて試験そのものも簡単化することができ
る。
この場合、この集積化論理回路自身は、予め別
に設けたチツプ試験器に挿入し、通常動作モード
として動作させ、その動作状態をチツプ単体とし
て確認しておく。この単体としての動作確認がす
んだチツプをパツケージに実装し、この実装され
たチツプの入出力側をそれぞれ外部周辺回路に対
するテストデータ読取り点およびテストデータ設
定点として使用することにより、最初に述べたよ
うな従来のパツケージテストで生ずる問題を除く
ことができる。すなわち、この集積化論理回路の
内部に関しては、その中に含まれる順序回路をも
含めてすでに上述の方法により単体として動作確
認済みとなつているので、これを含むパツケージ
としての動作は、この回路の入力側および出力側
でこの回路と接する外部周辺回路だけの動作確認
を行なえばよいが、本発明は上述のようにこれを
行なう手段を提供している。
に設けたチツプ試験器に挿入し、通常動作モード
として動作させ、その動作状態をチツプ単体とし
て確認しておく。この単体としての動作確認がす
んだチツプをパツケージに実装し、この実装され
たチツプの入出力側をそれぞれ外部周辺回路に対
するテストデータ読取り点およびテストデータ設
定点として使用することにより、最初に述べたよ
うな従来のパツケージテストで生ずる問題を除く
ことができる。すなわち、この集積化論理回路の
内部に関しては、その中に含まれる順序回路をも
含めてすでに上述の方法により単体として動作確
認済みとなつているので、これを含むパツケージ
としての動作は、この回路の入力側および出力側
でこの回路と接する外部周辺回路だけの動作確認
を行なえばよいが、本発明は上述のようにこれを
行なう手段を提供している。
上述の使用例は、この集積化論理回路を用いパ
ツケージ中の外部周辺回路をテストする場合につ
いて説明したものであるが、またこの集積化論理
回路を、パツケージに実装したままで、その内部
回路（この回路自身）をテストするのに用いるこ
ともできる。
ツケージ中の外部周辺回路をテストする場合につ
いて説明したものであるが、またこの集積化論理
回路を、パツケージに実装したままで、その内部
回路（この回路自身）をテストするのに用いるこ
ともできる。
すなわち、パツケージに実装しないチツプ単体
のときには、前述のようにチツプ試験器に挿入し
てテストするのが実際的であるが、いつたんパツ
ケージに実装したあとでチエツクしたい場合に、
多くのチツプをいちいちパツケージからはずして
テストするのは実用的ではない。このような場合
に、前記回路を用い前述の外部周辺回路をテスト
したのと同様にしてテストすることができる。但
しこの場合、前記入力側のフリツプフロツプに入
力テストデータをセツトし、また、前記出力側の
フリツプフロツプから読み出したデータを出力テ
ストデータとして用いる。
のときには、前述のようにチツプ試験器に挿入し
てテストするのが実際的であるが、いつたんパツ
ケージに実装したあとでチエツクしたい場合に、
多くのチツプをいちいちパツケージからはずして
テストするのは実用的ではない。このような場合
に、前記回路を用い前述の外部周辺回路をテスト
したのと同様にしてテストすることができる。但
しこの場合、前記入力側のフリツプフロツプに入
力テストデータをセツトし、また、前記出力側の
フリツプフロツプから読み出したデータを出力テ
ストデータとして用いる。
また、内部回路は一般に順序回路を含むので、
これをテストするためには一連の入力データに対
する内部回路の一連の出力データを求め、これと
予め求められている正しいデータと比較する必要
がある。この場合、前述の入力データセツトおよ
び出力データ読取りのときのスキヤンインおよび
スキヤンアウトに用いるクロツクが内部回路２の
動作を乱さないように、第３図に示すようなゲー
ト回路１４を設け、これを介して内部回路２にク
ロツクを供給する必要がある。このゲート回路１
４は前記シフトモード制御端子９に低レベル信号
（シフト指示入力）が加わつた場合にはクロツク
端子１１より内部回路２に供給されるクロツクの
通過を禁止するためのゲートである。これを用い
て内部回路を試験する場合には、まず前記パツケ
ージのシフトモード制御端子および試験モード制
御端子に低レベル信号を加えスキヤンインにより
入力データをセツトし、次にシフトモード制御端
子を高レベルとし、前記ゲート回路１４の禁止を
解いてから１個分のクロツクを加え、この入力側
のフリツプフロツプにセツトしたデータを内部回
路２に読み取らせるとともに内部回路２の出力側
のデータを出力側のフリツプフロツプに読み出
す。次に、前記パツケージのシフトモード制御端
子を低レベルに戻してからスキヤンアウトにより
データを外部に読み出し、この中の出力側のデー
タを予め求めてある正しいデータと比較する。こ
れがOKの場合には次のデータをスキヤンインし
て入力側のフリツプフロツプにセツトするという
プロセスをくりかえし、内部回路２側からみると
一連の入力データがそれに対する正しいクロツク
と共につぎつぎに入り、また内部回路２で処理さ
れたデータが正しいクロツクと共につぎつぎに出
力されるようにする必要がある。
これをテストするためには一連の入力データに対
する内部回路の一連の出力データを求め、これと
予め求められている正しいデータと比較する必要
がある。この場合、前述の入力データセツトおよ
び出力データ読取りのときのスキヤンインおよび
スキヤンアウトに用いるクロツクが内部回路２の
動作を乱さないように、第３図に示すようなゲー
ト回路１４を設け、これを介して内部回路２にク
ロツクを供給する必要がある。このゲート回路１
４は前記シフトモード制御端子９に低レベル信号
（シフト指示入力）が加わつた場合にはクロツク
端子１１より内部回路２に供給されるクロツクの
通過を禁止するためのゲートである。これを用い
て内部回路を試験する場合には、まず前記パツケ
ージのシフトモード制御端子および試験モード制
御端子に低レベル信号を加えスキヤンインにより
入力データをセツトし、次にシフトモード制御端
子を高レベルとし、前記ゲート回路１４の禁止を
解いてから１個分のクロツクを加え、この入力側
のフリツプフロツプにセツトしたデータを内部回
路２に読み取らせるとともに内部回路２の出力側
のデータを出力側のフリツプフロツプに読み出
す。次に、前記パツケージのシフトモード制御端
子を低レベルに戻してからスキヤンアウトにより
データを外部に読み出し、この中の出力側のデー
タを予め求めてある正しいデータと比較する。こ
れがOKの場合には次のデータをスキヤンインし
て入力側のフリツプフロツプにセツトするという
プロセスをくりかえし、内部回路２側からみると
一連の入力データがそれに対する正しいクロツク
と共につぎつぎに入り、また内部回路２で処理さ
れたデータが正しいクロツクと共につぎつぎに出
力されるようにする必要がある。
次に、以上の実施例に用いた第２図のフリツプ
フロツプの詳細な回路を第４図に示す。この図か
ら、シフトモード制御点Ｍに高レベル信号を供給
すると、Ｄからの論理入力信号が選択され、低レ
ベル信号を供給するとＳからの論理入力信号が選
択され、また試験モード制御点Ｔに高レベル信号
が供給すると、前記選択された論理信号がその
まゝ出力点Ｑに現われ、また点Ｔに低レベル信号
（試験指示入力）を供給すると、前記選択された
論理信号を、クロツク供給点CKから加えられた
クロツクにより歩進し出力点Ｑに出力する同期型
のフリツプフロツプ回路として動作することは明
らかであろう。なお、図においてVR１およびVR
２は適当な参照用直流電圧を示し、またVEは負
電源電圧を示す。
フロツプの詳細な回路を第４図に示す。この図か
ら、シフトモード制御点Ｍに高レベル信号を供給
すると、Ｄからの論理入力信号が選択され、低レ
ベル信号を供給するとＳからの論理入力信号が選
択され、また試験モード制御点Ｔに高レベル信号
が供給すると、前記選択された論理信号がその
まゝ出力点Ｑに現われ、また点Ｔに低レベル信号
（試験指示入力）を供給すると、前記選択された
論理信号を、クロツク供給点CKから加えられた
クロツクにより歩進し出力点Ｑに出力する同期型
のフリツプフロツプ回路として動作することは明
らかであろう。なお、図においてVR１およびVR
２は適当な参照用直流電圧を示し、またVEは負
電源電圧を示す。
以上のように、本発明を用いることにより任意
の高密度集積化論理回路に対しその回路自身とは
無関係にその回路の入力側データおよび出力側デ
ータを自由に読み取りまた設定することができ
る。これによりこの回路を搭載したパツケージの
テストを容易にし、生産能率を高めることができ
る。
の高密度集積化論理回路に対しその回路自身とは
無関係にその回路の入力側データおよび出力側デ
ータを自由に読み取りまた設定することができ
る。これによりこの回路を搭載したパツケージの
テストを容易にし、生産能率を高めることができ
る。
第１図は本発明の一実施例を示すブロツク図、
第２図は前記実施例に使用するフリツプフロツプ
の信号の入出力点および制御信号供給点等を説明
するための図、第３図は他の実施例を示すブロツ
ク図および第４図は前記フリツプフロツプの一例
を示す回路図である。 図において、１……集積化論理回路本体、２…
…内部回路、３−１，３−２，…………，３−Ｎ
……内部回路入力ライン、４−１，４−２，……
……，４−Ｎ……入力側フリツプフロツプ
（FF）、５−１，５−２，…………，５−Ｎ……
通常入力端子、６−１，６−２，…………，６−
Ｌ……内部回路出力ライン、７−１，７−２，…
………，７−Ｌ……出力側フリツプフロツプ
（FF）、８−１，８−２，…………，８−Ｌ……
通常出力端子、９……シフトモード制御端子、１
０……試験モード制御端子、１１……クロツク信
号入力端子、１２……シフトデータ入力端子、１
３……シフトデータ出力端子、１４……ゲート回
路、Ｄ……信号入力点、Ｓ……信号入力点、Ｍ…
…シフトモード制御点、Ｔ……試験モード制御
点、CK……クロツク入力点。
第２図は前記実施例に使用するフリツプフロツプ
の信号の入出力点および制御信号供給点等を説明
するための図、第３図は他の実施例を示すブロツ
ク図および第４図は前記フリツプフロツプの一例
を示す回路図である。 図において、１……集積化論理回路本体、２…
…内部回路、３−１，３−２，…………，３−Ｎ
……内部回路入力ライン、４−１，４−２，……
……，４−Ｎ……入力側フリツプフロツプ
（FF）、５−１，５−２，…………，５−Ｎ……
通常入力端子、６−１，６−２，…………，６−
Ｌ……内部回路出力ライン、７−１，７−２，…
………，７−Ｌ……出力側フリツプフロツプ
（FF）、８−１，８−２，…………，８−Ｌ……
通常出力端子、９……シフトモード制御端子、１
０……試験モード制御端子、１１……クロツク信
号入力端子、１２……シフトデータ入力端子、１
３……シフトデータ出力端子、１４……ゲート回
路、Ｄ……信号入力点、Ｓ……信号入力点、Ｍ…
…シフトモード制御点、Ｔ……試験モード制御
点、CK……クロツク入力点。
Claims (1)
- 【特許請求の範囲】 １ 通常動作時に使用する複数の入出力端子を有
する集積化論理回路において、 前記入出力端子のうちの予め定めた入出力端子
のおのおのに接続され試験指示入力がある場合に
は供給されるクロツク信号に同期して歩進動作し
前記試験指示入力がない場合には入力信号をその
まま通過させるように動作する複数のフリツプフ
ロツプ回路と、 シフト指示入力に応答して前記複数のフリツプ
フロツプ回路を縦続に接続しシフトレジスタを形
成させる手段とを含むことを特徴とする集積化論
理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55166076A JPS5789155A (en) | 1980-11-25 | 1980-11-25 | Integrated logical operation circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55166076A JPS5789155A (en) | 1980-11-25 | 1980-11-25 | Integrated logical operation circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5789155A JPS5789155A (en) | 1982-06-03 |
| JPS6161428B2 true JPS6161428B2 (ja) | 1986-12-25 |
Family
ID=15824528
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55166076A Granted JPS5789155A (en) | 1980-11-25 | 1980-11-25 | Integrated logical operation circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5789155A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4503386A (en) * | 1982-04-20 | 1985-03-05 | International Business Machines Corporation | Chip partitioning aid (CPA)-A structure for test pattern generation for large logic networks |
| JPS62126367A (ja) * | 1985-11-26 | 1987-06-08 | Nec Corp | 論理用集積回路 |
| JP2608956B2 (ja) * | 1989-06-14 | 1997-05-14 | 松下電子工業株式会社 | 半導体集積回路 |
-
1980
- 1980-11-25 JP JP55166076A patent/JPS5789155A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5789155A (en) | 1982-06-03 |
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