JPS60142432A - シリアル・データ・スキャン・イン／アウト方法 - Google Patents
シリアル・データ・スキャン・イン／アウト方法Info
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- JPS60142432A JPS60142432A JP58248317A JP24831783A JPS60142432A JP S60142432 A JPS60142432 A JP S60142432A JP 58248317 A JP58248317 A JP 58248317A JP 24831783 A JP24831783 A JP 24831783A JP S60142432 A JPS60142432 A JP S60142432A
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318572—Input/Output interfaces
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
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- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
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- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318536—Scan chain arrangements, e.g. connections, test bus, analog signals
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、大規模集積回路において、制御レジスタやフ
リップ・フロップ等を通常のバスとは別のバスによシひ
とつながシのスキャン・ルーズとしてシリアルに接続し
、制御レジスタやクリップ・フロッグ等のうち、データ
のパラレル・イン、パラレル・アウトを実現するために
存在するレジスタを使って複数ビット毎にスキャン・デ
ータを入出力するシリアル・データ・スキャン・イン／
アウト方式に関するものである。
リップ・フロップ等を通常のバスとは別のバスによシひ
とつながシのスキャン・ルーズとしてシリアルに接続し
、制御レジスタやクリップ・フロッグ等のうち、データ
のパラレル・イン、パラレル・アウトを実現するために
存在するレジスタを使って複数ビット毎にスキャン・デ
ータを入出力するシリアル・データ・スキャン・イン／
アウト方式に関するものである。
第１図は従来のシリアル・データ・スキャン・イン／ア
ウト方式を説明する図、第２図はＬＳＩ構成の論理回路
例を示す図である。図において、１−１ないしｌ−７は
制御レジスタやフリップ・フロップ等、２はＬＳＩ、３
はシフトレジスタ、ＸＲとＹＲは入力データ・レジスタ
、ＺＲは出力データ・レジスタ、ＡＬＵは演算器、Ｃ０
ＮＴはＡＬＵの制御用レジスタ、ＳＴＳはＡＬＵの状態
保持レジスタを示す。
ウト方式を説明する図、第２図はＬＳＩ構成の論理回路
例を示す図である。図において、１−１ないしｌ−７は
制御レジスタやフリップ・フロップ等、２はＬＳＩ、３
はシフトレジスタ、ＸＲとＹＲは入力データ・レジスタ
、ＺＲは出力データ・レジスタ、ＡＬＵは演算器、Ｃ０
ＮＴはＡＬＵの制御用レジスタ、ＳＴＳはＡＬＵの状態
保持レジスタを示す。
集積回路の大規模化に従って、ｌチップ上に実現できる
ゲート数が増大し、そのために機能が複雑、多様化して
、こうした集積回路の診断が困難になっている。その−
解決法として、所１１１ＬｓｓＤ（Ｌｅｖｅｌ ５ｅｎ
ｓｉｔｉｖｅ ５ｃａｎ Ｄｅｓｉｇｎ）方式がある。
ゲート数が増大し、そのために機能が複雑、多様化して
、こうした集積回路の診断が困難になっている。その−
解決法として、所１１１ＬｓｓＤ（Ｌｅｖｅｌ ５ｅｎ
ｓｉｔｉｖｅ ５ｃａｎ Ｄｅｓｉｇｎ）方式がある。
このＬＳＳＤ方式は、第１図に示すように、制御レジス
タやフリップ・フロッグ等１−１ないし１−７をひとつ
ながシのスキャン・ループとしてシリアルに接続し、通
常のパスとは別のパスによシ外付けのシフトレジスタ３
を使ってデータを入出力するものである。
タやフリップ・フロッグ等１−１ないし１−７をひとつ
ながシのスキャン・ループとしてシリアルに接続し、通
常のパスとは別のパスによシ外付けのシフトレジスタ３
を使ってデータを入出力するものである。
例えば、第２図に示すようなＬＳＩ２では、演算器ＡＬ
Ｕを除く他の資源がスキャンの対象となシ、点線の様な
スキャン・パスを設ける。そして、スキャン・データの
入出力は、ＬＳＩ２の外付けのシフトレジスタ３に対し
て行う。これによって、診断の困難な順序回路の診断を
容易ならしめている。
Ｕを除く他の資源がスキャンの対象となシ、点線の様な
スキャン・パスを設ける。そして、スキャン・データの
入出力は、ＬＳＩ２の外付けのシフトレジスタ３に対し
て行う。これによって、診断の困難な順序回路の診断を
容易ならしめている。
ところで、上述の如き従来のＬＳＳＤ方式においては、
ビット・シリアルなデータ操作を行うので、ＬＳＩに設
けられた入力用、出力用それぞれ１本のデータ線にデー
タを入出力しなければならず、ＬＳＩ外部にパラレル／
シリアル変換のハードウェアが必要であ夛、その接続端
子（ＳＩ、５Ｏ１ＳＤＩ、５ＤＯ）も必要である。また
、１ビツト毎の入出力であるので、診断の除用いるテス
）−データ・パターンがスキャン・ビット数に比例して
増大する。
ビット・シリアルなデータ操作を行うので、ＬＳＩに設
けられた入力用、出力用それぞれ１本のデータ線にデー
タを入出力しなければならず、ＬＳＩ外部にパラレル／
シリアル変換のハードウェアが必要であ夛、その接続端
子（ＳＩ、５Ｏ１ＳＤＩ、５ＤＯ）も必要である。また
、１ビツト毎の入出力であるので、診断の除用いるテス
）−データ・パターンがスキャン・ビット数に比例して
増大する。
本発明は、上記の考察に基づくものであって、大規模集
積回路の診断時の外付は回路を減らし、さらには、テス
ト・パターンの増大をおさえ限られたパターン数に対し
て診断率を上げることができるシリアル・データ・スキ
ャンイン／アウト方式を提供することを目的とするもの
である。
積回路の診断時の外付は回路を減らし、さらには、テス
ト・パターンの増大をおさえ限られたパターン数に対し
て診断率を上げることができるシリアル・データ・スキ
ャンイン／アウト方式を提供することを目的とするもの
である。
そのために本発明のシリアル・データ・スキャンイン／
アウト方式は、集積回路に収納された制御レジスタやク
リップ・フロップ等を通常のパスとは別のパスによ勺ひ
とっながシのスキャン・ループとしてシリアルに接続し
、スキャン・データを入出力するシリアル・データ・ス
キャン・イン／アウト方式であって、上記制御レジスタ
や７リツプ・７０ツブ等のうち、データのパラレル・イ
ン、パラレル・アウトを実現するために存在するレジス
タを使って複数ビット毎にスキャン・データをリード／
ライトすることを特徴とするものであり、さらには、上
記レジスタのビット数をシフト量とした場合に生じる余
りのビット数だけＩＪ−ド・モード時に上記レジスタを
バイパスするバイパス回路と、上記余シのビット数だけ
ライト・モード時に上記レジスタの前段をバイパスする
バイパス回路とを設け、固定シフト量でスキャン後の配
列を所望の状態に保持し得るように構成されたことを特
徴とするものである。
アウト方式は、集積回路に収納された制御レジスタやク
リップ・フロップ等を通常のパスとは別のパスによ勺ひ
とっながシのスキャン・ループとしてシリアルに接続し
、スキャン・データを入出力するシリアル・データ・ス
キャン・イン／アウト方式であって、上記制御レジスタ
や７リツプ・７０ツブ等のうち、データのパラレル・イ
ン、パラレル・アウトを実現するために存在するレジス
タを使って複数ビット毎にスキャン・データをリード／
ライトすることを特徴とするものであり、さらには、上
記レジスタのビット数をシフト量とした場合に生じる余
りのビット数だけＩＪ−ド・モード時に上記レジスタを
バイパスするバイパス回路と、上記余シのビット数だけ
ライト・モード時に上記レジスタの前段をバイパスする
バイパス回路とを設け、固定シフト量でスキャン後の配
列を所望の状態に保持し得るように構成されたことを特
徴とするものである。
以下、本発明の実施例を図面を参照しつつ説明する。
第３図は本発明の１実施例を説明する図、第４図は本発
明の具体的なｌ実施例構成を示す図である。図において
、１−１ないし１−７．２．３、ＸＲ，ＹＲ，ＺＲ％Ａ
ＬＵ、Ｃ０ＮＴとＳＴＳはそれぞれ第１図及び第２図に
対応するものを示す。
明の具体的なｌ実施例構成を示す図である。図において
、１−１ないし１−７．２．３、ＸＲ，ＹＲ，ＺＲ％Ａ
ＬＵ、Ｃ０ＮＴとＳＴＳはそれぞれ第１図及び第２図に
対応するものを示す。
第３図において、制御レジスタや７リツプ・フロッグ等
１−１ないし１−７のうち、１−４は、元来、データの
パラレル・イン、パラレル・アウトを実現するために存
在するレジスタである。本発明は、このようなパラレル
・イン、パラレル・アウト用のレジスタ１−４を用いて
スキャン・データを入出力し、このレジスタ１−４をス
キャン・ループの一部として接続することによル、第１
図や第２図に示す専用のレジスタ３のような外付は回路
をなくしたものである。従って、ここでは、第３図から
明らかなように、新たに増加するノ・−ドウエアはない
。
１−１ないし１−７のうち、１−４は、元来、データの
パラレル・イン、パラレル・アウトを実現するために存
在するレジスタである。本発明は、このようなパラレル
・イン、パラレル・アウト用のレジスタ１−４を用いて
スキャン・データを入出力し、このレジスタ１−４をス
キャン・ループの一部として接続することによル、第１
図や第２図に示す専用のレジスタ３のような外付は回路
をなくしたものである。従って、ここでは、第３図から
明らかなように、新たに増加するノ・−ドウエアはない
。
第２図で示したＬＳＩ構成の論理回路例に本発明を適用
した具体的な本発明の１実施例を第４図に示す。第４図
において、スキャン・バスは点線で示すよう九なシ、第
２図と対比ｌ、て明らかなように、ＬＳＩ２の外付はレ
ジスタ３がなく、従って、５ＤＯ（スキャン・データ・
アウト〕端子や、５ＤＩ（スキャン・データ・イン）端
子もなくなっている。そして、出力データ・レジスタＺ
Ｒにてスキャン・データのパラレル入出力を行うように
している。ＬＳＩ２では、データのパラレル・イン、パ
ラレル・アウトを実現するために存在するレジスタとし
て、出力データ・レジスタＺＲＱ外に、入力データ・レ
ジスタＸＲとＹＲもあるので、出力データ・レジスタＺ
Ｒに代えて、入力デ＝り・レジスタＸＲ％ＹＲにてスキ
ャン青データのパラレル入出力を行うようにしてもよい
ことは勿論である。
した具体的な本発明の１実施例を第４図に示す。第４図
において、スキャン・バスは点線で示すよう九なシ、第
２図と対比ｌ、て明らかなように、ＬＳＩ２の外付はレ
ジスタ３がなく、従って、５ＤＯ（スキャン・データ・
アウト〕端子や、５ＤＩ（スキャン・データ・イン）端
子もなくなっている。そして、出力データ・レジスタＺ
Ｒにてスキャン・データのパラレル入出力を行うように
している。ＬＳＩ２では、データのパラレル・イン、パ
ラレル・アウトを実現するために存在するレジスタとし
て、出力データ・レジスタＺＲＱ外に、入力データ・レ
ジスタＸＲとＹＲもあるので、出力データ・レジスタＺ
Ｒに代えて、入力デ＝り・レジスタＸＲ％ＹＲにてスキ
ャン青データのパラレル入出力を行うようにしてもよい
ことは勿論である。
本発明は、上述の如く構成することによって、一度に多
ビットのデータをスキャン・ループに入出力できるので
、テスト・パターンを効率化し、ひいては診断率を向上
させることができる。この場合さらに、内部のレジスタ
のビット数は通常８あるいは１６などの数であシ、シフ
ト量をこれに合わせると効率がよい。しかし、一般にス
キャン・ループに接続するスキャン・フリップ・フロッ
プ等のビット数は、８あるいは１６の倍数にはならない
。第５図はスキャン・ループに連なるクリップ・フロッ
プ等の総ビ′ット数に余シが生ずる場合のシリアル・デ
ータ・スキャン・イン／アウト方式を説明する図である
。ここでは、スキャン・ループの一部のレジスタを読み
出し、書き込みレジスタとして用いるが、説明のために
、このレジスタのビット数′ｆｔ１６ビツトとする。ま
たスキャン・ループに連なるクリップ・フロップ等の総
ピット数をγビットすると、一般に以下の式−が成立す
る。
ビットのデータをスキャン・ループに入出力できるので
、テスト・パターンを効率化し、ひいては診断率を向上
させることができる。この場合さらに、内部のレジスタ
のビット数は通常８あるいは１６などの数であシ、シフ
ト量をこれに合わせると効率がよい。しかし、一般にス
キャン・ループに接続するスキャン・フリップ・フロッ
プ等のビット数は、８あるいは１６の倍数にはならない
。第５図はスキャン・ループに連なるクリップ・フロッ
プ等の総ビ′ット数に余シが生ずる場合のシリアル・デ
ータ・スキャン・イン／アウト方式を説明する図である
。ここでは、スキャン・ループの一部のレジスタを読み
出し、書き込みレジスタとして用いるが、説明のために
、このレジスタのビット数′ｆｔ１６ビツトとする。ま
たスキャン・ループに連なるクリップ・フロップ等の総
ピット数をγビットすると、一般に以下の式−が成立す
る。
γ＝α（ｍｏｄ １６） Ｏ＜α＜１５すなわち、γを
１６で割った余シがαで、α＋β＝１６ なるβが存在する。ｒが１６の倍数であればα＝０であ
る。第５図（ａ）はα→０の状態を示す。シリアル・デ
ータ・スキャン・イン／アウト方式では、第５図（ｂ）
Ｋ示すよう妬、スキャン・アウトとともにスキャン・
インが行われる。スキャン・アウトしたデータが直接、
あるいはスキャン・インしたいデータをセットしてスキ
ャン・シフトし、スキャン・インされる。これによると
、もしスキャン・アウト・データを直接スキャン・イン
する場合、リードされるデータは、第５図（ｄ）に示す
ようになる。そして、この時のシフト量は、リード／ラ
イト・レジスタのビット幅の１６に固定であるとすると
、余シのαビットシフトされた形となり、すべてのビッ
トのスキャン後、全体の配列が、第５図（Ｃ）に示すよ
うに、変化してしまっている。これでは、ＬＳＩの動作
を即開始できず、不都合である。このために、最後の部
分は、αビットのシフトを行うような付加回路を追加す
ることもできるが、回路数の増加を招いてしまう。また
、スキャン・ループに新しいデータをスキャン・インす
る場合も、第５図（ｂ）に示すように［相］を書いて１
６ビツト右へシフト、■を書いて１６ビツト右へシフト
、・・・・・・と繰シ返していくと、最後、■の部分の
書き込みと、αビットだけのシフトとをさら妬しなけれ
ばならない。いずれの場合も不都合で、回路の増加が生
ずる。このように、何らかの方法で、あまシのビット数
をシフトすべく工夫が必要となる。一つには、シフト量
の任意指定を可能圧する方法もあるが、これでは付加回
路が大きくなる。
１６で割った余シがαで、α＋β＝１６ なるβが存在する。ｒが１６の倍数であればα＝０であ
る。第５図（ａ）はα→０の状態を示す。シリアル・デ
ータ・スキャン・イン／アウト方式では、第５図（ｂ）
Ｋ示すよう妬、スキャン・アウトとともにスキャン・
インが行われる。スキャン・アウトしたデータが直接、
あるいはスキャン・インしたいデータをセットしてスキ
ャン・シフトし、スキャン・インされる。これによると
、もしスキャン・アウト・データを直接スキャン・イン
する場合、リードされるデータは、第５図（ｄ）に示す
ようになる。そして、この時のシフト量は、リード／ラ
イト・レジスタのビット幅の１６に固定であるとすると
、余シのαビットシフトされた形となり、すべてのビッ
トのスキャン後、全体の配列が、第５図（Ｃ）に示すよ
うに、変化してしまっている。これでは、ＬＳＩの動作
を即開始できず、不都合である。このために、最後の部
分は、αビットのシフトを行うような付加回路を追加す
ることもできるが、回路数の増加を招いてしまう。また
、スキャン・ループに新しいデータをスキャン・インす
る場合も、第５図（ｂ）に示すように［相］を書いて１
６ビツト右へシフト、■を書いて１６ビツト右へシフト
、・・・・・・と繰シ返していくと、最後、■の部分の
書き込みと、αビットだけのシフトとをさら妬しなけれ
ばならない。いずれの場合も不都合で、回路の増加が生
ずる。このように、何らかの方法で、あまシのビット数
をシフトすべく工夫が必要となる。一つには、シフト量
の任意指定を可能圧する方法もあるが、これでは付加回
路が大きくなる。
次に、上述の如き問題を解決しに本発明の他の実施例を
説明する。第６図は本発明の他の実施例を説明する図で
ある。第６図において、４と５はマルチプレクサを示し
、スキャン・ループに連なるスリップ・フロップ等の総
ビット数をｒ％読み出し／書き込みレジスタとして使用
するり−ド／ライト部レジスタ（■と■）のビット数を
１６（α＋β＝１６）、γを１６で割った余シをαとす
る。マルチプレクサ４は、スキャン・ループに連なるフ
リップ・フロップ等のαビット（■〕をバイパスする回
路を構成し、マルチプレクサ５は、リード／ライト部レ
ジスタのαビット（■）をバイパスする回路を構成する
ものである。リード・モードの場合、第６図に示す点線
のように、マルチプレクサ４は■のデータを選択し、マ
ルチプレクサ５は■のデータを選択する。そして、リー
ド、シフト、リードの繰シ返しで、第６図（ｂＪに示す
ようなリード・データｅパターンが得られる。スキャン
後のデータの配列は、リード／ライト部レジスタを除い
て保持されているが、リード／ライト部レジスタの■の
部分が■の内容と同じになる。
説明する。第６図は本発明の他の実施例を説明する図で
ある。第６図において、４と５はマルチプレクサを示し
、スキャン・ループに連なるスリップ・フロップ等の総
ビット数をｒ％読み出し／書き込みレジスタとして使用
するり−ド／ライト部レジスタ（■と■）のビット数を
１６（α＋β＝１６）、γを１６で割った余シをαとす
る。マルチプレクサ４は、スキャン・ループに連なるフ
リップ・フロップ等のαビット（■〕をバイパスする回
路を構成し、マルチプレクサ５は、リード／ライト部レ
ジスタのαビット（■）をバイパスする回路を構成する
ものである。リード・モードの場合、第６図に示す点線
のように、マルチプレクサ４は■のデータを選択し、マ
ルチプレクサ５は■のデータを選択する。そして、リー
ド、シフト、リードの繰シ返しで、第６図（ｂＪに示す
ようなリード・データｅパターンが得られる。スキャン
後のデータの配列は、リード／ライト部レジスタを除い
て保持されているが、リード／ライト部レジスタの■の
部分が■の内容と同じになる。
従って、この部分は最後に書き直すことによシ、完全に
配列は保持される。他方、ライト・モードの場合には、
第６図に示す点線とは逆に、マルチプレクサ４は■のデ
ータを選択し、マルチプレクサ５は■のデータを選択す
る。そして、第６図（ｃ）に示すようなライト・データ
・パターンによ少ライト、シフト、ライトを繰シ返すと
、スキャン後の配列は、第６図（ａ）に示すような所望
の結果が得られる。このように、マルチプレクサが２セ
ツトという極めて少ないハードウェアの追加によシ、固
定シフト量で、任意のビット数の構成のスキャン・ルー
プを、スキャン後の配列を所望の状態に保持し得るよう
に構成できる。なお、リード・データ・パターンとライ
ト・データ・パターンとの対応は、メモリ上に展開され
たデータの入れ替えだけであシ、ソフトウェアあるいは
ファームウェアによシ極めて容易圧行える。
配列は保持される。他方、ライト・モードの場合には、
第６図に示す点線とは逆に、マルチプレクサ４は■のデ
ータを選択し、マルチプレクサ５は■のデータを選択す
る。そして、第６図（ｃ）に示すようなライト・データ
・パターンによ少ライト、シフト、ライトを繰シ返すと
、スキャン後の配列は、第６図（ａ）に示すような所望
の結果が得られる。このように、マルチプレクサが２セ
ツトという極めて少ないハードウェアの追加によシ、固
定シフト量で、任意のビット数の構成のスキャン・ルー
プを、スキャン後の配列を所望の状態に保持し得るよう
に構成できる。なお、リード・データ・パターンとライ
ト・データ・パターンとの対応は、メモリ上に展開され
たデータの入れ替えだけであシ、ソフトウェアあるいは
ファームウェアによシ極めて容易圧行える。
以上の説明から明らかなように、本発明によれば、スキ
ャン専用のレジスタを設けずに、元来、データのパラレ
ル・イン、パラレル着アウトな実現するために存在する
レジスタを−使い、さらには、極めて少ないハードウェ
アの追加によυ固定シフト量で、任意ビット数構成のス
キャン・ループのシリアル・データをスキャン・イン／
アウトできるので、外付はノ・−ドウエアの削減を図る
とともに、診断パターンの単純化、診断効率の向上など
を図ることができる。また、外付はノ・−ドウエアと接
続するためのビン数も削減できる。
ャン専用のレジスタを設けずに、元来、データのパラレ
ル・イン、パラレル着アウトな実現するために存在する
レジスタを−使い、さらには、極めて少ないハードウェ
アの追加によυ固定シフト量で、任意ビット数構成のス
キャン・ループのシリアル・データをスキャン・イン／
アウトできるので、外付はノ・−ドウエアの削減を図る
とともに、診断パターンの単純化、診断効率の向上など
を図ることができる。また、外付はノ・−ドウエアと接
続するためのビン数も削減できる。
第１図は従来のシリアル・データ・スキャン・イン／ア
ウト方式を説明する図、第２図はＬＳＩ構成の論理回路
例を示す図、第３図は本発明の１実施例を説明する図、
第４図は本発明の具体的な１実施例構成を示す図、第５
図はスキャン・ループに連なるスリップ・フロップ等の
総ビット数に余シが生ずる場合のシリアル・データ・ス
キャン・イン／アウト方式を説明する図、第６図は本発
明の他の実施例を説明する図である。 １−１ないし１−７・・・制御レジスタやスリップ・フ
ロップ、２・・・ＬＳＩ（大規模集積回路）、３・・・
シフト・レジスタ、４と５・・・マルチプレクサ、ＸＲ
とＹＲ・・・入力データ・レジスタ、ＺＲ・・・出力デ
ータ・レジスタ、ＡＬＵ・・・演算器、Ｃ０ＮＴ・・・
ＡＬＵの制御用レジスタ、ＳＴＳ・・・ＡＬＵの状態保
持レジスタ。 特許出願人 富士通株式会社 代理人弁理士 京 谷 四 部 １１ 閏 ゲ ′ｌ 図 臂 ３ 図 プ ４ 図
ウト方式を説明する図、第２図はＬＳＩ構成の論理回路
例を示す図、第３図は本発明の１実施例を説明する図、
第４図は本発明の具体的な１実施例構成を示す図、第５
図はスキャン・ループに連なるスリップ・フロップ等の
総ビット数に余シが生ずる場合のシリアル・データ・ス
キャン・イン／アウト方式を説明する図、第６図は本発
明の他の実施例を説明する図である。 １−１ないし１−７・・・制御レジスタやスリップ・フ
ロップ、２・・・ＬＳＩ（大規模集積回路）、３・・・
シフト・レジスタ、４と５・・・マルチプレクサ、ＸＲ
とＹＲ・・・入力データ・レジスタ、ＺＲ・・・出力デ
ータ・レジスタ、ＡＬＵ・・・演算器、Ｃ０ＮＴ・・・
ＡＬＵの制御用レジスタ、ＳＴＳ・・・ＡＬＵの状態保
持レジスタ。 特許出願人 富士通株式会社 代理人弁理士 京 谷 四 部 １１ 閏 ゲ ′ｌ 図 臂 ３ 図 プ ４ 図
Claims (2)
- （１）集積回路に収納された制御レジスタやスリップ・
フロップ等を通常のバスとは別のバスによシひとつなＩ
ｎのスキャン・ループとしてシリアルＫｍ続し、スキャ
ン・データを入出力するシリアル・データ・スキャン・
イン／アウト方式であって、上記制御レジスタやスリッ
プ・フロップ等のうち、データのパラレル・イン、パラ
レル・アウトを実現するために存在するレジスタを使っ
て複数ビット毎にスキャン・データをリード／ライトす
ることを特徴とするシリアル・データ・スキャン・イン
／アクト方式。 - （２）集積回路例収納された制御レジスタやフリップ・
フロップ等を通常めバスとは別のバスによシひとつなが
υのスキャン・ループとしてシリアルに接続し、上記制
御レジスタや７リツグ・７０ツグ等のうち、データのパ
ラレル・イン、パラレル・アウトを実現するために存在
するレジスタを使って複数ビット毎廻スキャン・データ
を入出力するシリアル・データ・スキャン・イン／アウ
ト方式であって、上記レジスタのビット数をシフト量と
した場合に生じる余シのビット数だけリード・モード時
に上記レジスタをバイパスするバイパス回路と、上記余
漫のビット数だけライト・モード時に上記レジスタの前
段をバイパスするバイパス回路とを設け、固定シフト量
でスキャン後の配列を所望の状態に保持し得るように構
成されたことを特徴とするシリアル・データ・スキャン
・イン／アウト方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58248317A JPS60142432A (ja) | 1983-12-28 | 1983-12-28 | シリアル・データ・スキャン・イン／アウト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58248317A JPS60142432A (ja) | 1983-12-28 | 1983-12-28 | シリアル・データ・スキャン・イン／アウト方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60142432A true JPS60142432A (ja) | 1985-07-27 |
| JPS648861B2 JPS648861B2 (ja) | 1989-02-15 |
Family
ID=17176277
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58248317A Granted JPS60142432A (ja) | 1983-12-28 | 1983-12-28 | シリアル・データ・スキャン・イン／アウト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60142432A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56168270A (en) * | 1980-05-30 | 1981-12-24 | Fujitsu Ltd | Logical device |
| JPS58163049A (ja) * | 1982-03-23 | 1983-09-27 | Fujitsu Ltd | 論理回路システムの試験方式 |
-
1983
- 1983-12-28 JP JP58248317A patent/JPS60142432A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56168270A (en) * | 1980-05-30 | 1981-12-24 | Fujitsu Ltd | Logical device |
| JPS58163049A (ja) * | 1982-03-23 | 1983-09-27 | Fujitsu Ltd | 論理回路システムの試験方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS648861B2 (ja) | 1989-02-15 |
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