JPS6342896B2 - - Google Patents
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- JPS6342896B2 JPS6342896B2 JP54154877A JP15487779A JPS6342896B2 JP S6342896 B2 JPS6342896 B2 JP S6342896B2 JP 54154877 A JP54154877 A JP 54154877A JP 15487779 A JP15487779 A JP 15487779A JP S6342896 B2 JPS6342896 B2 JP S6342896B2
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- Japan
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- error
- output
- register
- circuit
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
- H04L1/0045—Arrangements at the receiver end
- H04L1/0052—Realisations of complexity reduction techniques, e.g. pipelining or use of look-up tables
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Noise Elimination (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
Description
この発明はPCMデイジタル情報信号中の誤り
データを補正して再生アナログ信号の忠実度を良
好とするためのデイジタル情報信号の補正装置に
関する。 音声信号等のアナログ情報信号を例えば２進コ
ードに変換して伝送若しくは記録媒体へ記録しそ
れを受信若しくは再生して復号化し、再び元のア
ナログ情報信号を得るPCM（パルスコード変調）
システムにおいては、受信若しくは再生された２
進コードデータ中に誤りがあると復号化して得ら
れるアナログ信号は元のアナログ信号とは異なつ
たものとなる。特に２進コード中の上位ビツトが
誤つていると再生アナログ信号に大きなパルス状
ノイズが現出する。かゝる好ましからざる現象を
避けるべく、一般には２進データと共に誤り検出
用のチエツクビツト等を伝送して再生データ中に
誤りがあるかどうかを判定し誤りの補正を行つ
て、ノイズ削減がなされる。この場合誤り訂正符
号がデータと共に記録、伝送されていれば、誤つ
ているデータを正しいデータに訂正する操作がな
され訂正不可能な場合において誤り補正がなされ
るものである。 この誤り補正の比較的簡単な方法として平均値
補間法（線形補間法）が良く知られている。これ
は、あるサンプル値のデータに誤りがある場合、
このサンプル値の直前の正しいサンプル値と直後
の正しいサンプル値との平均値を求めてこれを誤
データの代りに用いるものである。 この平均値補間法には、アナログ回路にて行う
方法とデイジタル回路にて行う方法とが存在す
る。前者においては、直前の正しいサンプル値を
保持しておくためにサンプルホールド回路が必要
であつて、当該回路のIC素子は比較的高価であ
り、またデイスクリート回路で構成すると回路が
複雑化するという欠点がある。後者のデイジタル
回路にて行う方法では、１つのサンプル値のデー
タを構成する複数ビツトを同時にいわゆる並列処
理を行えば、当該量子化ビツト数だけの全加算回
路等のデイジタル回路が必要となり、量子化ビツ
ト数が多いと必然的に回路素子の増大を招来して
IC化に際して不利となる。 これに対してデータビツトを直列処理すれば全
加算回路等は１ビツト分だけでよいが、補間回路
の前後段回路が並列処理を行つている場合、これ
ら回路と接続するために並列−直列変換回路、直
列−並列変換回路が必要となつて、結果として素
子数の減少にはならない。また直列処理の場合、
並列処理に比し処理速度を高速にする必要が生じ
る。例えば１サンプル値が16ビツトのデータにて
構成されている場合、並列処理で１回加算を行う
時間内に直列処理では16回の加算を行う必要があ
り、それだけ高速処理を要することになる。 従つて、本発明は回路素子も少なくかつ高速処
理可能であつて実用上十分な補正が可能なPCM
デイジタル情報信号の誤り補正装置を提供するこ
とを目的としている。 本発明の誤り補正装置は、ある１つのサンプル
値を表わす所定ビツト数の２進データの誤りが生
じた場合、再生復号信号に大きな影響を与える上
位ビツト群のみを補正しようとするものであつ
て、その特徴とするところは、誤りデータの直前
の正しいデータとこの誤りデータの後に続く正し
いデータとの互いに対応する各上位ビツト群の平
均値に相当するデータを算出してこの平均データ
を誤りデータの対応する上位ビツト群と置換する
ようにしたことにある。 更に、誤りデータが連続して生じた場合には、
最終の誤りデータを除いた残余の誤りデータの各
上位ビツト群はこれら誤りデータ直前の正しいデ
ータの対応する上位ビツト群と置換するようにし
かつ最終の誤りデータの上位ビツト群は当該直前
の正しいデータとこれら一連の誤りデータ直後の
正しいデータとの互いに対応する上位ビツト群の
平均値に相当するデータと置換するように構成さ
れたことを特徴とするものである。 以下に本発明をより良く理解すべく図面を用い
て詳述する。 第１図は一般的なPCM復号器の一部概略を示
すブロツク図であり、入力されたPCMデータ信
号からクロツク信号抽出回路１及びタイミングコ
ントロール回路２によりデータに同期したクロツ
ク信号が作られ、このクロツク信号を用いてデー
タ抽出回路３においてデータの抽出がなされる。
エラー検出回路４にて誤りデータの検出がなさ
れ、エラーの有無を示すエラー指示ビツト信号が
付加されてメモリ５へ書込まれる。当該メモリ５
においては１つのサンプル値を示すデータ毎に並
列データとして記憶されるように構成されてお
り、メモリ書込み制御はタイミングコントロール
回路２の制御信号のもとに行われる。メモリから
の読出しは基準クロツク信号発生回路６で作られ
たクロツク信号をもとにして行われ、メモリへの
書込みと読出しとを独立したクロツク信号により
行うことによつて入力PCMデータ信号の時間的
変動の補正がなされる。メモリから読出されたデ
ータはエラー補正回路７にて補正をうけた後Ｄ／
Ａコンバータ８に入力されてアナログ信号に変換
され、以後アナログ処理が適当になされるもので
ある。尚、９は基準クロツク信号発生回路６から
のクロツク信号によつてメモリ５、エラー補正回
路７及びＤ／Ａコンバータ８を制御するタイミン
グ信号を発生するタイミングコントロール回路を
示す。 第２図は第１図に示したPCMデコーダにおけ
るエラー補正回路７の従来例を示す回路ブロツク
図である。a1〜aNからなるＮビツトの並列バイナ
リデータ信号はこれら各ビツトを並列に一時記憶
するためのＮビツトレジスタ１０へ印加される。
当該レジスタ１０の出力Ｗは同じく一時記憶用の
Ｎビツトレジスタ１１へ並列に入力されると共
に、平均値算出用回路１２へ印加される。この平
均値回路１２の他入力はレジスタ１１の出力Ｘが
用いられており、この出力Ｘと先のレジスタ１０
の出力Ｗとの平均値に相当するＮビツトのデータ
Ｙが出力される。 信号選択回路１３においては平均値回路１２の
出力Ｙとレジスタ１１の出力Ｘとの一方が選択さ
れて次段のＮビツトレジスタ１４へ印加され、こ
のレジスタ１４の出力d1〜dNが誤り補正されたデ
ータ出力として用いられる。 これらレジスタ１０，１１及び１４の書込み制
御のため及び信号選択回路１３の制御のためにク
ロツク信号ｃ及びエラー検出信号ｂが用いられ
る。すなわち、エラー検出信号ｂを一時記憶する
１ビツトレジスタ１５とこの出力を同じく一時記
憶する１ビツトレジスタ１６が設けられており、
これら書込み制御のためにクロツク信号ｃが各ク
ロツク端子cKへ印加されている。１ビツトレジ
スタ１５の出力はインバータ１７を介してアンド
ゲート１８の１入力となつており、このゲート１
８の他入力にはクロツク信号ｃが印加され、ゲー
ト出力がＮビツトレジスタ１１のクロツク端子
CKへ印加される。 またインバータ１７の出力はアンドゲート１９
の１入力となつており、１ビツトレジスタ１６の
出力がアンドゲート１９の他入力となり、このゲ
ート出力は信号選択回路１３の制御入力となる。
更にクロツク信号ｃはＮビツトレジスタ１０のク
ロツク端子CKへ印加されると共にインバータ２
０を介してＮビツトレジスタ１４のクロツク端子
CKへも印加されている。 こゝで、エラー検出用の指示ビツトであるレジ
スタ１５の出力b′が“０”であつてＮビツトレジ
スタ１０に記憶されているデータに誤りがない場
合には、ゲート１８の出力はクロツク信号ｃの到
来毎に読込用の信号（CK）を発生するから初段
のＮビツトレジスタ１０の出力がレジスタ１１へ
書込まれることになる。この時ゲート１９の他入
力である１ビツトレジスタ１６の出力は“０”で
あるからこのゲート１９は閉成されており、もつ
てその出力は“０”である。この状態では信号選
択回路１３をレジスタ１１の出力Ｘを出力するよ
うに構成しておけばレジスタ１４からは入力デー
タa1〜aNが約１クロツクサイクルだけ遅れて出力
されることになる。尚、レジスタ１４のクロツク
入力としてクロツク信号ｃをインバータ２０を介
して印加することにより、平約値回路１２等の動
作が完全に終了し安定したデータ出力を取り込む
ようにしている。 次にエラー指示ビツトｂが“１”となつてデー
タに誤りが生じているときは、Ｎビツトレジスタ
１１のクロツク入力を供給するゲート１８は閉成
されるから、このレジスタ１１は誤りデータ直前
の正しいデータを記憶し続けることになる。一
方、誤りデータが連続して生じない限り１ビツト
レジスタ１６の出力が“１”となつたとき１ビツ
トレジスタ１５の出力が“０”となり、ゲート１
９の出力は“１”となつて、信号選択回路１３は
平均値回路１２の出力データＹをレジスタ１４へ
印加するように動作する。こゝで、誤りデータは
上記のようにレジスタ１１へ取り込まれることが
なく、当該誤りデータに続く直後の正しいデータ
がレジスタ１０に取り込まれて、このデータＷと
レジスタ１１に記憶されている直前の正しいデー
タＸとの平均値Ｙが平均値回路１２において算出
され、このデータＹが信号選択回路１３により選
択される。もつてレジスタ１４にはこの平均デー
タＹが取り込まれこれが誤りデータの代りに出力
されて誤り補正がなされる。 次に誤りデータが連続して生じエラー指示ビツ
トｂが続いて“１”となれば、ゲート１８はその
間閉となるから、レジスタ１１ではデータの更新
がなく誤りデータが生じた直前の正しいデータを
記憶し続けることになる。ゲート１９も同じくそ
の間閉となつているからその出力は“０”であ
り、よつて信号選択回路１３はレジスタ１１の出
力Ｘを選択してレジスタ１４へ印加する。エラー
指示ビツトｂが“０”となると、レジスタ１０に
は続いて生じた正しいデータが取り込まれ、次段
のレジスタ１１に記憶されている前の正しいデー
タとの平均値が平均値回路１２において算出され
る。そして１クロツク遅れてゲート１９が開とな
りその出力が“１”となるから信号選択回路１３
の出力Ｚには当該平均値が出力されてレジスタ１
４へ印加される。 その結果、連続してエラーが生じた場合には、
最終のエラーデータを除く各エラーデータはすべ
て一連のエラーデータ直前の正しいデータとその
まゝ置換され、また最終エラーデータのみは当該
直前の正しいデータとそれに続く直後の正しいデ
ータとの平均値に対応するデータと置換されて、
すべてのエラーデータの補正が完了することにな
る。 第３図は本発明の一実施例を示すエラー補正回
路のブロツク図であり、第２図と同等部分は同一
符号により示されている。本例においては、第２
図の各Ｎビツトレジスタ１０，１１及び１４をそ
れぞれ１〜ｎの下位ビツト群用レジスタ１０Ｌ，
１１Ｌ及び１４Ｌとｎ＋１〜Ｎの上位ビツト群用
レジスタ１０Ｕ，１１Ｕ及び１４Ｕとに分割した
ものであり、入力データの下位ビツト群a1〜aoは
ｎビツトレジスタ１０Ｌに並列入力され、その記
憶出力は同じくｎビツトレジスタ１１Ｌに並列入
力される。そしてその出力は出力段のｎビツトレ
ジスタ１４Ｌへ並列に印加され、その記憶出力が
出力データの下位ビツト群d1〜doとなる。 一方、入力データの上位ビツト群ao+1〜aoはＮ
−ｎビツトレジスタ１０Ｕに並列に印加され、そ
の記憶出力ＷはＮ−ｎビツトレジスタ１１Ｕ及び
平均値回路１２へそれぞれ並列に入力される。レ
ジスタ１１Ｕの記憶出力Ｘは平均値回路１２及び
信号選択回路１３の各入力となり、この回路１３
の他入力には平均値回路１２の出力Ｙが印加され
ている。 信号選択回路１３の選択出力ＺはＮ−ｎビツト
レジスタ１４Ｕへ並列に印加され、その記憶出力
が出力データの上位ビツト群do+1×dNとなる。 そしてレジスタ１０Ｕ及び１０Ｌのクロツク端
子にはクロツク信号ｃが共通に印加され、レジス
タ１１Ｕ及び１１Ｌのクロツク端子にはゲート１
８の出力が共通に印加され、更にレジスタ１４Ｕ
及び１４Ｌのクロツク端子にはインバータ２０の
出力が共通に印加されてなるものであり、他の構
成について第２図のそれと同一であつてその説明
は省略される。 レジスタ１０Ｕ，１０Ｌ，１４Ｕ，１４Ｌはク
ロツクｃ毎にその内容が書きかえられ、またレジ
スタ１１Ｕ，１１Ｌはレジスタ１５の出力b′が
“０”のときのみその内容が書きかえられる。こ
のレジスタ１５の内容はレジスタ１０Ｕ，１０Ｌ
の記憶データが誤りか否かを示しているものであ
り、レジスタ１０Ｕ，１０Ｌに入つているデータ
が正しいときのみレジスタ１１Ｕ，１１Ｌへレジ
スタ１０Ｕ，１０Ｌの内容が転送され、エラーデ
ータであればレジスタ１１Ｕ，１１Ｌの内容は変
化せずエラーデータは排除されるもので、これら
動作は第２図の例と同様である。 更に、レジスタ１６にはレジスタ１０Ｕ，１０
Ｌに入つているデータの１つ前のデータについて
のエラー指示ビツトｂが入つている。そしてレジ
スタ１６の出力が“１”でかつレジスタ１５の出
力が“０”のときのみ信号回路１３により平均値
回路１３の出力Ｙが選択される。このときレジス
タ１１Ｕ，１１Ｌにはエラーデータ直前の正しい
データが記憶されており、レジスタ１０Ｕには誤
りデータの次のデータが入つている。従つて、上
位のＮ−ｎビツト群についてはエラーデータ直前
及び直後のデータの平均値に対応するデータが平
均値回路１２より出力されて、選択回路１３を介
して出力レジスタの上位ビツト群レジスタ１４Ｕ
へ印加される。下位ビツト群についてはレジスタ
１１Ｌの内容すなわちエラーデータ直前の正しい
データの対応する下位ビツト群がそのまゝレジス
タ１４Ｌに入力されている。よつてエラーデータ
の上位ビツト群do+1〜dNはそのエラーデータ直前
及び直後の正しいデータの対応する上位ビツト群
の平均データに置換され、下位ビツト群d1〜doは
直前の正しいデータの対応する下位ビツト群と置
換されて補正されることになる。 次にエラーデータが２個以上連続した場合に
は、レジスタ１０Ｕ，１０Ｌに正しいデータが到
来するまでこれら一連のエラーデータ直前の正し
いデータがレジスタ１１Ｕ，１１Ｌに保持され、
これがレジスタ１４Ｕ，１４Ｌへ転送され続ける
ことになる。レジスタ１０Ｕ，１０Ｌに正しいデ
ータが入力されると、前述の如くその正しいデー
タと一連のエラーデータ直前の正しいデータとの
対応する上位ビツト群の平均値が算出されて、選
択回路１３を経て出力レジスタ１４Ｕに印加され
る。この時の出力レジスタ１４Ｌの入力は一連の
エラーデータ直前の正しいデータの下位ビツト群
となつている。 以上のデータの流れを判り易くまとめたものが
「表」に示されている。 尚、「表」においてDiはデータを示し、Di′はエ
ラーデータを意味し、ｉはサンプル番号を示して
いる。 平均値を算出する平均値回路１２の構成はバイ
ナリコードの表現形式により異なるが、一例とし
て第４図Ａに示すようなオフセツトバイナリコー
ド表現形式であれば同図Ｂに示すような回路を用
いることが可能である。オフセツトバイナリコー
ド化された２つの数の平均値を求めるには、２つ
の数を加算しキヤリイ（桁上げ）ビツトを含めた
結果を右（LSB）方向へ１ビツトシフトすれば
よい。例えば10進数において１と３の平均値（１
＋３）
データを補正して再生アナログ信号の忠実度を良
好とするためのデイジタル情報信号の補正装置に
関する。 音声信号等のアナログ情報信号を例えば２進コ
ードに変換して伝送若しくは記録媒体へ記録しそ
れを受信若しくは再生して復号化し、再び元のア
ナログ情報信号を得るPCM（パルスコード変調）
システムにおいては、受信若しくは再生された２
進コードデータ中に誤りがあると復号化して得ら
れるアナログ信号は元のアナログ信号とは異なつ
たものとなる。特に２進コード中の上位ビツトが
誤つていると再生アナログ信号に大きなパルス状
ノイズが現出する。かゝる好ましからざる現象を
避けるべく、一般には２進データと共に誤り検出
用のチエツクビツト等を伝送して再生データ中に
誤りがあるかどうかを判定し誤りの補正を行つ
て、ノイズ削減がなされる。この場合誤り訂正符
号がデータと共に記録、伝送されていれば、誤つ
ているデータを正しいデータに訂正する操作がな
され訂正不可能な場合において誤り補正がなされ
るものである。 この誤り補正の比較的簡単な方法として平均値
補間法（線形補間法）が良く知られている。これ
は、あるサンプル値のデータに誤りがある場合、
このサンプル値の直前の正しいサンプル値と直後
の正しいサンプル値との平均値を求めてこれを誤
データの代りに用いるものである。 この平均値補間法には、アナログ回路にて行う
方法とデイジタル回路にて行う方法とが存在す
る。前者においては、直前の正しいサンプル値を
保持しておくためにサンプルホールド回路が必要
であつて、当該回路のIC素子は比較的高価であ
り、またデイスクリート回路で構成すると回路が
複雑化するという欠点がある。後者のデイジタル
回路にて行う方法では、１つのサンプル値のデー
タを構成する複数ビツトを同時にいわゆる並列処
理を行えば、当該量子化ビツト数だけの全加算回
路等のデイジタル回路が必要となり、量子化ビツ
ト数が多いと必然的に回路素子の増大を招来して
IC化に際して不利となる。 これに対してデータビツトを直列処理すれば全
加算回路等は１ビツト分だけでよいが、補間回路
の前後段回路が並列処理を行つている場合、これ
ら回路と接続するために並列−直列変換回路、直
列−並列変換回路が必要となつて、結果として素
子数の減少にはならない。また直列処理の場合、
並列処理に比し処理速度を高速にする必要が生じ
る。例えば１サンプル値が16ビツトのデータにて
構成されている場合、並列処理で１回加算を行う
時間内に直列処理では16回の加算を行う必要があ
り、それだけ高速処理を要することになる。 従つて、本発明は回路素子も少なくかつ高速処
理可能であつて実用上十分な補正が可能なPCM
デイジタル情報信号の誤り補正装置を提供するこ
とを目的としている。 本発明の誤り補正装置は、ある１つのサンプル
値を表わす所定ビツト数の２進データの誤りが生
じた場合、再生復号信号に大きな影響を与える上
位ビツト群のみを補正しようとするものであつ
て、その特徴とするところは、誤りデータの直前
の正しいデータとこの誤りデータの後に続く正し
いデータとの互いに対応する各上位ビツト群の平
均値に相当するデータを算出してこの平均データ
を誤りデータの対応する上位ビツト群と置換する
ようにしたことにある。 更に、誤りデータが連続して生じた場合には、
最終の誤りデータを除いた残余の誤りデータの各
上位ビツト群はこれら誤りデータ直前の正しいデ
ータの対応する上位ビツト群と置換するようにし
かつ最終の誤りデータの上位ビツト群は当該直前
の正しいデータとこれら一連の誤りデータ直後の
正しいデータとの互いに対応する上位ビツト群の
平均値に相当するデータと置換するように構成さ
れたことを特徴とするものである。 以下に本発明をより良く理解すべく図面を用い
て詳述する。 第１図は一般的なPCM復号器の一部概略を示
すブロツク図であり、入力されたPCMデータ信
号からクロツク信号抽出回路１及びタイミングコ
ントロール回路２によりデータに同期したクロツ
ク信号が作られ、このクロツク信号を用いてデー
タ抽出回路３においてデータの抽出がなされる。
エラー検出回路４にて誤りデータの検出がなさ
れ、エラーの有無を示すエラー指示ビツト信号が
付加されてメモリ５へ書込まれる。当該メモリ５
においては１つのサンプル値を示すデータ毎に並
列データとして記憶されるように構成されてお
り、メモリ書込み制御はタイミングコントロール
回路２の制御信号のもとに行われる。メモリから
の読出しは基準クロツク信号発生回路６で作られ
たクロツク信号をもとにして行われ、メモリへの
書込みと読出しとを独立したクロツク信号により
行うことによつて入力PCMデータ信号の時間的
変動の補正がなされる。メモリから読出されたデ
ータはエラー補正回路７にて補正をうけた後Ｄ／
Ａコンバータ８に入力されてアナログ信号に変換
され、以後アナログ処理が適当になされるもので
ある。尚、９は基準クロツク信号発生回路６から
のクロツク信号によつてメモリ５、エラー補正回
路７及びＤ／Ａコンバータ８を制御するタイミン
グ信号を発生するタイミングコントロール回路を
示す。 第２図は第１図に示したPCMデコーダにおけ
るエラー補正回路７の従来例を示す回路ブロツク
図である。a1〜aNからなるＮビツトの並列バイナ
リデータ信号はこれら各ビツトを並列に一時記憶
するためのＮビツトレジスタ１０へ印加される。
当該レジスタ１０の出力Ｗは同じく一時記憶用の
Ｎビツトレジスタ１１へ並列に入力されると共
に、平均値算出用回路１２へ印加される。この平
均値回路１２の他入力はレジスタ１１の出力Ｘが
用いられており、この出力Ｘと先のレジスタ１０
の出力Ｗとの平均値に相当するＮビツトのデータ
Ｙが出力される。 信号選択回路１３においては平均値回路１２の
出力Ｙとレジスタ１１の出力Ｘとの一方が選択さ
れて次段のＮビツトレジスタ１４へ印加され、こ
のレジスタ１４の出力d1〜dNが誤り補正されたデ
ータ出力として用いられる。 これらレジスタ１０，１１及び１４の書込み制
御のため及び信号選択回路１３の制御のためにク
ロツク信号ｃ及びエラー検出信号ｂが用いられ
る。すなわち、エラー検出信号ｂを一時記憶する
１ビツトレジスタ１５とこの出力を同じく一時記
憶する１ビツトレジスタ１６が設けられており、
これら書込み制御のためにクロツク信号ｃが各ク
ロツク端子cKへ印加されている。１ビツトレジ
スタ１５の出力はインバータ１７を介してアンド
ゲート１８の１入力となつており、このゲート１
８の他入力にはクロツク信号ｃが印加され、ゲー
ト出力がＮビツトレジスタ１１のクロツク端子
CKへ印加される。 またインバータ１７の出力はアンドゲート１９
の１入力となつており、１ビツトレジスタ１６の
出力がアンドゲート１９の他入力となり、このゲ
ート出力は信号選択回路１３の制御入力となる。
更にクロツク信号ｃはＮビツトレジスタ１０のク
ロツク端子CKへ印加されると共にインバータ２
０を介してＮビツトレジスタ１４のクロツク端子
CKへも印加されている。 こゝで、エラー検出用の指示ビツトであるレジ
スタ１５の出力b′が“０”であつてＮビツトレジ
スタ１０に記憶されているデータに誤りがない場
合には、ゲート１８の出力はクロツク信号ｃの到
来毎に読込用の信号（CK）を発生するから初段
のＮビツトレジスタ１０の出力がレジスタ１１へ
書込まれることになる。この時ゲート１９の他入
力である１ビツトレジスタ１６の出力は“０”で
あるからこのゲート１９は閉成されており、もつ
てその出力は“０”である。この状態では信号選
択回路１３をレジスタ１１の出力Ｘを出力するよ
うに構成しておけばレジスタ１４からは入力デー
タa1〜aNが約１クロツクサイクルだけ遅れて出力
されることになる。尚、レジスタ１４のクロツク
入力としてクロツク信号ｃをインバータ２０を介
して印加することにより、平約値回路１２等の動
作が完全に終了し安定したデータ出力を取り込む
ようにしている。 次にエラー指示ビツトｂが“１”となつてデー
タに誤りが生じているときは、Ｎビツトレジスタ
１１のクロツク入力を供給するゲート１８は閉成
されるから、このレジスタ１１は誤りデータ直前
の正しいデータを記憶し続けることになる。一
方、誤りデータが連続して生じない限り１ビツト
レジスタ１６の出力が“１”となつたとき１ビツ
トレジスタ１５の出力が“０”となり、ゲート１
９の出力は“１”となつて、信号選択回路１３は
平均値回路１２の出力データＹをレジスタ１４へ
印加するように動作する。こゝで、誤りデータは
上記のようにレジスタ１１へ取り込まれることが
なく、当該誤りデータに続く直後の正しいデータ
がレジスタ１０に取り込まれて、このデータＷと
レジスタ１１に記憶されている直前の正しいデー
タＸとの平均値Ｙが平均値回路１２において算出
され、このデータＹが信号選択回路１３により選
択される。もつてレジスタ１４にはこの平均デー
タＹが取り込まれこれが誤りデータの代りに出力
されて誤り補正がなされる。 次に誤りデータが連続して生じエラー指示ビツ
トｂが続いて“１”となれば、ゲート１８はその
間閉となるから、レジスタ１１ではデータの更新
がなく誤りデータが生じた直前の正しいデータを
記憶し続けることになる。ゲート１９も同じくそ
の間閉となつているからその出力は“０”であ
り、よつて信号選択回路１３はレジスタ１１の出
力Ｘを選択してレジスタ１４へ印加する。エラー
指示ビツトｂが“０”となると、レジスタ１０に
は続いて生じた正しいデータが取り込まれ、次段
のレジスタ１１に記憶されている前の正しいデー
タとの平均値が平均値回路１２において算出され
る。そして１クロツク遅れてゲート１９が開とな
りその出力が“１”となるから信号選択回路１３
の出力Ｚには当該平均値が出力されてレジスタ１
４へ印加される。 その結果、連続してエラーが生じた場合には、
最終のエラーデータを除く各エラーデータはすべ
て一連のエラーデータ直前の正しいデータとその
まゝ置換され、また最終エラーデータのみは当該
直前の正しいデータとそれに続く直後の正しいデ
ータとの平均値に対応するデータと置換されて、
すべてのエラーデータの補正が完了することにな
る。 第３図は本発明の一実施例を示すエラー補正回
路のブロツク図であり、第２図と同等部分は同一
符号により示されている。本例においては、第２
図の各Ｎビツトレジスタ１０，１１及び１４をそ
れぞれ１〜ｎの下位ビツト群用レジスタ１０Ｌ，
１１Ｌ及び１４Ｌとｎ＋１〜Ｎの上位ビツト群用
レジスタ１０Ｕ，１１Ｕ及び１４Ｕとに分割した
ものであり、入力データの下位ビツト群a1〜aoは
ｎビツトレジスタ１０Ｌに並列入力され、その記
憶出力は同じくｎビツトレジスタ１１Ｌに並列入
力される。そしてその出力は出力段のｎビツトレ
ジスタ１４Ｌへ並列に印加され、その記憶出力が
出力データの下位ビツト群d1〜doとなる。 一方、入力データの上位ビツト群ao+1〜aoはＮ
−ｎビツトレジスタ１０Ｕに並列に印加され、そ
の記憶出力ＷはＮ−ｎビツトレジスタ１１Ｕ及び
平均値回路１２へそれぞれ並列に入力される。レ
ジスタ１１Ｕの記憶出力Ｘは平均値回路１２及び
信号選択回路１３の各入力となり、この回路１３
の他入力には平均値回路１２の出力Ｙが印加され
ている。 信号選択回路１３の選択出力ＺはＮ−ｎビツト
レジスタ１４Ｕへ並列に印加され、その記憶出力
が出力データの上位ビツト群do+1×dNとなる。 そしてレジスタ１０Ｕ及び１０Ｌのクロツク端
子にはクロツク信号ｃが共通に印加され、レジス
タ１１Ｕ及び１１Ｌのクロツク端子にはゲート１
８の出力が共通に印加され、更にレジスタ１４Ｕ
及び１４Ｌのクロツク端子にはインバータ２０の
出力が共通に印加されてなるものであり、他の構
成について第２図のそれと同一であつてその説明
は省略される。 レジスタ１０Ｕ，１０Ｌ，１４Ｕ，１４Ｌはク
ロツクｃ毎にその内容が書きかえられ、またレジ
スタ１１Ｕ，１１Ｌはレジスタ１５の出力b′が
“０”のときのみその内容が書きかえられる。こ
のレジスタ１５の内容はレジスタ１０Ｕ，１０Ｌ
の記憶データが誤りか否かを示しているものであ
り、レジスタ１０Ｕ，１０Ｌに入つているデータ
が正しいときのみレジスタ１１Ｕ，１１Ｌへレジ
スタ１０Ｕ，１０Ｌの内容が転送され、エラーデ
ータであればレジスタ１１Ｕ，１１Ｌの内容は変
化せずエラーデータは排除されるもので、これら
動作は第２図の例と同様である。 更に、レジスタ１６にはレジスタ１０Ｕ，１０
Ｌに入つているデータの１つ前のデータについて
のエラー指示ビツトｂが入つている。そしてレジ
スタ１６の出力が“１”でかつレジスタ１５の出
力が“０”のときのみ信号回路１３により平均値
回路１３の出力Ｙが選択される。このときレジス
タ１１Ｕ，１１Ｌにはエラーデータ直前の正しい
データが記憶されており、レジスタ１０Ｕには誤
りデータの次のデータが入つている。従つて、上
位のＮ−ｎビツト群についてはエラーデータ直前
及び直後のデータの平均値に対応するデータが平
均値回路１２より出力されて、選択回路１３を介
して出力レジスタの上位ビツト群レジスタ１４Ｕ
へ印加される。下位ビツト群についてはレジスタ
１１Ｌの内容すなわちエラーデータ直前の正しい
データの対応する下位ビツト群がそのまゝレジス
タ１４Ｌに入力されている。よつてエラーデータ
の上位ビツト群do+1〜dNはそのエラーデータ直前
及び直後の正しいデータの対応する上位ビツト群
の平均データに置換され、下位ビツト群d1〜doは
直前の正しいデータの対応する下位ビツト群と置
換されて補正されることになる。 次にエラーデータが２個以上連続した場合に
は、レジスタ１０Ｕ，１０Ｌに正しいデータが到
来するまでこれら一連のエラーデータ直前の正し
いデータがレジスタ１１Ｕ，１１Ｌに保持され、
これがレジスタ１４Ｕ，１４Ｌへ転送され続ける
ことになる。レジスタ１０Ｕ，１０Ｌに正しいデ
ータが入力されると、前述の如くその正しいデー
タと一連のエラーデータ直前の正しいデータとの
対応する上位ビツト群の平均値が算出されて、選
択回路１３を経て出力レジスタ１４Ｕに印加され
る。この時の出力レジスタ１４Ｌの入力は一連の
エラーデータ直前の正しいデータの下位ビツト群
となつている。 以上のデータの流れを判り易くまとめたものが
「表」に示されている。 尚、「表」においてDiはデータを示し、Di′はエ
ラーデータを意味し、ｉはサンプル番号を示して
いる。 平均値を算出する平均値回路１２の構成はバイ
ナリコードの表現形式により異なるが、一例とし
て第４図Ａに示すようなオフセツトバイナリコー
ド表現形式であれば同図Ｂに示すような回路を用
いることが可能である。オフセツトバイナリコー
ド化された２つの数の平均値を求めるには、２つ
の数を加算しキヤリイ（桁上げ）ビツトを含めた
結果を右（LSB）方向へ１ビツトシフトすれば
よい。例えば10進数において１と３の平均値（１
＋３）
【表】
／２＝２はオフセツトバイナリコードによつて次
のようになる。 他の数についても同様となる。但し、小数点以
下は結果が正数のとき切り捨て、負数のときは切
り上げるものとする。従つて、同図ＢのようにＮ
ビツト全加算器を用い、キヤリイ出力を平均値デ
ータのMSBとし、加算結果のMSB（SN）をMSB
−１ビツトとし、以下順次１ビツトずつずらせて
加算結果の２ビツト目（S2）をLSBとすればよ
いことになる。 上記においては、エラーデータの下位ビツト群
a1〜aoについてはいわゆる前置ホールドを行う場
合に示したが、下位ビツト群に関してはデータデ
ータをある固定パターンにおき換える方法や、エ
ラーデータをそのまゝ出力する方法とか、エラー
データの次の正しいデータに置き換える方法等を
用いてもよいものである。 本発明によれば、アナログ出力に最も影響の大
なる上位ビツト群のみについて平均値補間を施す
ものであるから必要に応じて最低限の精度での補
正が可能となり、それだけ平均値回路や選択回路
の素子数が減少する利点がある。特に伝送、記録
再生されるアナログ信号がオーデイオ信号やビデ
オ信号等の場合において、人間の聴覚や視覚に許
容できる程度の精度が得られれば良い場合に有効
となりうる。
のようになる。 他の数についても同様となる。但し、小数点以
下は結果が正数のとき切り捨て、負数のときは切
り上げるものとする。従つて、同図ＢのようにＮ
ビツト全加算器を用い、キヤリイ出力を平均値デ
ータのMSBとし、加算結果のMSB（SN）をMSB
−１ビツトとし、以下順次１ビツトずつずらせて
加算結果の２ビツト目（S2）をLSBとすればよ
いことになる。 上記においては、エラーデータの下位ビツト群
a1〜aoについてはいわゆる前置ホールドを行う場
合に示したが、下位ビツト群に関してはデータデ
ータをある固定パターンにおき換える方法や、エ
ラーデータをそのまゝ出力する方法とか、エラー
データの次の正しいデータに置き換える方法等を
用いてもよいものである。 本発明によれば、アナログ出力に最も影響の大
なる上位ビツト群のみについて平均値補間を施す
ものであるから必要に応じて最低限の精度での補
正が可能となり、それだけ平均値回路や選択回路
の素子数が減少する利点がある。特に伝送、記録
再生されるアナログ信号がオーデイオ信号やビデ
オ信号等の場合において、人間の聴覚や視覚に許
容できる程度の精度が得られれば良い場合に有効
となりうる。
第１図は一般的なPCM信号誤り補正回路を含
む復号装置の一部ブロツク図、第２図はPCM信
号誤り補正回路の従来の具体例を示す回路ブロツ
ク図、第３図は本発明の実施例を示す回路ブロツ
ク図、第４図Ａはオフセツトバイナリコードと10
進数との関係を示す図、同図Ｂは平均値算出回路
の一例を示す図である。 主要部分の符号の説明、１０，１１，１４，１
５，１６……レジスタ、１２……平均値回路、１
３……信号選択回路。
む復号装置の一部ブロツク図、第２図はPCM信
号誤り補正回路の従来の具体例を示す回路ブロツ
ク図、第３図は本発明の実施例を示す回路ブロツ
ク図、第４図Ａはオフセツトバイナリコードと10
進数との関係を示す図、同図Ｂは平均値算出回路
の一例を示す図である。 主要部分の符号の説明、１０，１１，１４，１
５，１６……レジスタ、１２……平均値回路、１
３……信号選択回路。
Claims (1)
- １ 個々の入力データが所定ビツトにより構成さ
れたデイジタル情報信号中の誤りデータを検出し
てエラー検出信号を発生しこのエラー検出信号に
応答して誤りデータの補正をなす誤り補正装置で
あつて、前記エラー検出信号が続いて発生されて
いることを検出してその間これらエラー検出信号
発生直前の正しい前記入力データ信号を記憶し続
ける記憶手段と、この記憶手段の出力と前記入力
データとの互いに対応する各上位ビツト群の平均
値に相当するデータを算出しつつ出力する手段
と、前記エラー検出信号が続いて発生されている
間は前記記憶手段の出力の前記上位ビツト群を選
択的に出力しかつ前記エラー検出信号の発生が終
了した時に応答して前記平均データを選択的に出
力する選択手段とを含み、この選択手段の出力を
誤りデータの対応する上位ビツト群と置換するよ
うにしたデイジタル情報信号の誤り補正装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15487779A JPS5678256A (en) | 1979-11-29 | 1979-11-29 | Error correcting device for digital information signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15487779A JPS5678256A (en) | 1979-11-29 | 1979-11-29 | Error correcting device for digital information signal |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5678256A JPS5678256A (en) | 1981-06-27 |
| JPS6342896B2 true JPS6342896B2 (ja) | 1988-08-26 |
Family
ID=15593885
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15487779A Granted JPS5678256A (en) | 1979-11-29 | 1979-11-29 | Error correcting device for digital information signal |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5678256A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20110086504A (ko) * | 2008-11-20 | 2011-07-28 | 엘에스아이 코포레이션 | 노이즈 감소 데이터 프로세싱 회로, 노이즈 감소 데이터 프로세싱 회로를 위한 시스템 및 방법 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5525023A (en) * | 1978-08-09 | 1980-02-22 | Kokusai Denshin Denwa Co Ltd <Kdd> | Photo switch |
-
1979
- 1979-11-29 JP JP15487779A patent/JPS5678256A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5678256A (en) | 1981-06-27 |
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