JPS6343897B2 - - Google Patents
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- JPS6343897B2 JPS6343897B2 JP54165944A JP16594479A JPS6343897B2 JP S6343897 B2 JPS6343897 B2 JP S6343897B2 JP 54165944 A JP54165944 A JP 54165944A JP 16594479 A JP16594479 A JP 16594479A JP S6343897 B2 JPS6343897 B2 JP S6343897B2
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- JP
- Japan
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- semiconductor device
- lead
- leads
- bonding
- semiconductor
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/40—Leadframes
- H10W70/453—Leadframes comprising flexible metallic tapes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/0711—Apparatus therefor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/67—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their insulating layers or insulating parts
- H10W70/68—Shapes or dispositions thereof
- H10W70/682—Shapes or dispositions thereof comprising holes having chips therein
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/701—Tape-automated bond [TAB] connectors
-
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/851—Dispositions of multiple connectors or interconnections
- H10W72/874—On different surfaces
- H10W72/877—Bump connectors and die-attach connectors
Landscapes
- Wire Bonding (AREA)
- Lead Frames For Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置に係り、特にギヤングボン
デイングされてなる半導体装置に関する。
デイングされてなる半導体装置に関する。
これまでのフイルムキヤリヤー型半導体装置で
は、半導体装置素子とフイルムキヤリヤーリード
との接続（インナーリードボンデイング）を終了
した後それぞれ個別の半導体装置として、ハイブ
リツドIC用の回路基板やコンピユーター用の配
線基板上に接続（アウターリードボンデイング）
していた。これまでのアウターリードボンデイン
グは半導体装置のリード数が40ピン程度と比較的
少なかつた為、隣接同士のリード間の短絡は余り
問題とはならなかつた。しかしながら、50ピンを
越える程度となると、隣接リード間隔が狭くな
り、アウターリードボンデイング時に隣接リード
や、隣接端子部と短絡を起す等の欠点が発生し
た。
は、半導体装置素子とフイルムキヤリヤーリード
との接続（インナーリードボンデイング）を終了
した後それぞれ個別の半導体装置として、ハイブ
リツドIC用の回路基板やコンピユーター用の配
線基板上に接続（アウターリードボンデイング）
していた。これまでのアウターリードボンデイン
グは半導体装置のリード数が40ピン程度と比較的
少なかつた為、隣接同士のリード間の短絡は余り
問題とはならなかつた。しかしながら、50ピンを
越える程度となると、隣接リード間隔が狭くな
り、アウターリードボンデイング時に隣接リード
や、隣接端子部と短絡を起す等の欠点が発生し
た。
本発明の目的はこのような欠点を除去した半導
体装置を提供することにある。
体装置を提供することにある。
フイルムキヤリヤー半導体装置をハイブリツド
ICとして使用する場合には、あらかじめメタラ
イズ配線された配線端子部にフイルムキヤリヤー
のリード部を曲げ成形及び切断加工して、熱圧着
法や超音波溶接法やペースト接着法で接続し、半
導体装置の搭載をしていた。
ICとして使用する場合には、あらかじめメタラ
イズ配線された配線端子部にフイルムキヤリヤー
のリード部を曲げ成形及び切断加工して、熱圧着
法や超音波溶接法やペースト接着法で接続し、半
導体装置の搭載をしていた。
このハイブリツドIC用配線基板は、動作特性
向上の為と、価格低下を目的として高密度実装が
極めて重要なこととなつている。この為、配線端
子部は通常数100ミクロンピツチで、配線端子巾
は約200ミクロン程度となつているが、半導体装
置のリード数が、50ピンを越える程度となると、
このピツチや配線端子巾が小さくなつて隣接配線
端子間隔も、100ミクロンよりも小さくなる。更
に端子数が増えると、この傾向がひどくなり、半
導体装置のリードを接続した際容易に隣接リード
同士又はリードと隣接端子の短絡が発生しやすく
なる。
向上の為と、価格低下を目的として高密度実装が
極めて重要なこととなつている。この為、配線端
子部は通常数100ミクロンピツチで、配線端子巾
は約200ミクロン程度となつているが、半導体装
置のリード数が、50ピンを越える程度となると、
このピツチや配線端子巾が小さくなつて隣接配線
端子間隔も、100ミクロンよりも小さくなる。更
に端子数が増えると、この傾向がひどくなり、半
導体装置のリードを接続した際容易に隣接リード
同士又はリードと隣接端子の短絡が発生しやすく
なる。
この短絡不良の発生は、半導体装置のリード曲
げ成形や、アウターリードボンデイング時に該リ
ードに付加される応力でリードが曲げられたり、
あるいは内部歪が蓄えられてアウターリードボン
デイング治具が除かれた後に、リード変形を生じ
る為に起る。
げ成形や、アウターリードボンデイング時に該リ
ードに付加される応力でリードが曲げられたり、
あるいは内部歪が蓄えられてアウターリードボン
デイング治具が除かれた後に、リード変形を生じ
る為に起る。
従来のフイルムキヤリヤー半導体装置で、この
短絡不良が発生するのは、以上の理由丈ではな
く、フイルムキヤリヤーから半導体装置のリード
を切断した際、この切断リード群の切断端部が、
片持ちはり状の自由端となつているからである。
短絡不良が発生するのは、以上の理由丈ではな
く、フイルムキヤリヤーから半導体装置のリード
を切断した際、この切断リード群の切断端部が、
片持ちはり状の自由端となつているからである。
本発明は、これらの発生原因のうち、後者の原
因を除去すれば、前述の短絡不良発生が無くなる
ことを利用したものである。
因を除去すれば、前述の短絡不良発生が無くなる
ことを利用したものである。
本発明は例えば、半導体素子の各辺毎に、半導
体素子から突出しているリード群を各辺毎に該リ
ード群の端部で支持していることを特徴とする半
導体装置であり、特に絶縁支持部を有するリード
部の部分、又は絶縁支持部と半導体素子との間の
リード部の部分で、アウターリードボンデイング
されている半導体装置である。
体素子から突出しているリード群を各辺毎に該リ
ード群の端部で支持していることを特徴とする半
導体装置であり、特に絶縁支持部を有するリード
部の部分、又は絶縁支持部と半導体素子との間の
リード部の部分で、アウターリードボンデイング
されている半導体装置である。
即ち本発明によれば、フイルムキヤリヤーを構
成している絶縁フイルムと半導体素子から突出し
ているリード群とを同時に一体切断し、リード先
端部に切断されたリード群と、絶縁フイルムが接
着した状態即ち、リード群が半導体素子と絶縁フ
イルムの両持はり状態とし、リード切断端部が、
自由端とならないようにし、その後に、ハイブリ
ツドIC等の配線基板の配線端子部に該絶縁フイ
ルム部又は、該絶縁フイルム部よりも内側のリー
ド部でアウターリードボンデイングすることによ
り、短絡不良を無くした半導体装置を得ることが
できる。
成している絶縁フイルムと半導体素子から突出し
ているリード群とを同時に一体切断し、リード先
端部に切断されたリード群と、絶縁フイルムが接
着した状態即ち、リード群が半導体素子と絶縁フ
イルムの両持はり状態とし、リード切断端部が、
自由端とならないようにし、その後に、ハイブリ
ツドIC等の配線基板の配線端子部に該絶縁フイ
ルム部又は、該絶縁フイルム部よりも内側のリー
ド部でアウターリードボンデイングすることによ
り、短絡不良を無くした半導体装置を得ることが
できる。
以下図面を用いて説明する。
第１図は絶縁フイルム１上に形成されたリード
２に半導体素子３がインナーリードボンデイング
されたフイルムキヤリヤー半導体装置の平面図で
ある。絶縁フイルム１は、100ミクロン厚のポリ
イミドシートで、送り孔４と半導体素子を載置す
る開孔５を有している。
２に半導体素子３がインナーリードボンデイング
されたフイルムキヤリヤー半導体装置の平面図で
ある。絶縁フイルム１は、100ミクロン厚のポリ
イミドシートで、送り孔４と半導体素子を載置す
る開孔５を有している。
第２図は、フイルムキヤリヤー半導体装置から
ハイブリツドIC基板に載置する為に切断した個
片の半導体装置の平面図で、従来から行われてい
る形態である。従来は、このようにリード２が半
導体素子３から片持ちはり状の形態で使用されて
いるのでリード２の端部が自由端となつて、外力
が負荷されると容易に位置ずれを起していた。こ
の外力としては、切断時又は切断後の取扱い時あ
るいはアウターリードボンデイング時にかかるも
のが主なものであるが、いずれの時にもリード間
隔が変動して短絡の原因となつていた。
ハイブリツドIC基板に載置する為に切断した個
片の半導体装置の平面図で、従来から行われてい
る形態である。従来は、このようにリード２が半
導体素子３から片持ちはり状の形態で使用されて
いるのでリード２の端部が自由端となつて、外力
が負荷されると容易に位置ずれを起していた。こ
の外力としては、切断時又は切断後の取扱い時あ
るいはアウターリードボンデイング時にかかるも
のが主なものであるが、いずれの時にもリード間
隔が変動して短絡の原因となつていた。
第３図は、ポリイミドフイルム枠６を残すよう
にフイルムキヤリヤー半導体装置から個片の半導
体装置を切り取つたものでリード２は枠６に支え
られている為に、リード間隔が変動することはな
い。
にフイルムキヤリヤー半導体装置から個片の半導
体装置を切り取つたものでリード２は枠６に支え
られている為に、リード間隔が変動することはな
い。
第４図は、第３図半導体装置の枠６の四角を切
除した半導体装置の平面図である。第４図におい
て支持枠片７が残つている為、リード２は互いの
リード間隔が変動することはない。
除した半導体装置の平面図である。第４図におい
て支持枠片７が残つている為、リード２は互いの
リード間隔が変動することはない。
第５図は、第４図の半導体装置の断面図であ
る。
る。
第６図は、第５図の半導体装置の支持枠片７を
リード２に沿つて、180゜回転させて、リード２を
「コ」の字状にまげた半導体装置の断面図である。
リード２に沿つて、180゜回転させて、リード２を
「コ」の字状にまげた半導体装置の断面図である。
第７図は、アルミナ配線基板８の配線端子９に
第６図の半導体装置を熱圧着ボンデイングした状
態を示す断面図である。半導体素子３は、銀ペー
スト１０を用いてあらかじめ基板８にダイボンド
した。リード２は40ミクロン厚の銅で、表面に錫
メツキが１ミクロン施こしてあるので、金メタラ
イズが0.5ミクロン施こしてある配線端子９には、
300℃程度の熱圧着で容易にアウターリード・ボ
ンデイング出来た。このように容易にアウターリ
ード・ボンデイングが出来たのは、第４図で明ら
かなように、リード２の先端が支持枠片７がある
ため互いに接触することなく、曲げ加工や、アウ
ターリード・ボンデイング出来る状態にあるから
である。又、第３図の如き枠６のある半導体装置
では、第６図あるいは後述の第８図、第９図の如
き曲げ加工が出来ないので、リードの曲げ加工方
向が揃つているリード群別にリード支持片が必要
となる。
第６図の半導体装置を熱圧着ボンデイングした状
態を示す断面図である。半導体素子３は、銀ペー
スト１０を用いてあらかじめ基板８にダイボンド
した。リード２は40ミクロン厚の銅で、表面に錫
メツキが１ミクロン施こしてあるので、金メタラ
イズが0.5ミクロン施こしてある配線端子９には、
300℃程度の熱圧着で容易にアウターリード・ボ
ンデイング出来た。このように容易にアウターリ
ード・ボンデイングが出来たのは、第４図で明ら
かなように、リード２の先端が支持枠片７がある
ため互いに接触することなく、曲げ加工や、アウ
ターリード・ボンデイング出来る状態にあるから
である。又、第３図の如き枠６のある半導体装置
では、第６図あるいは後述の第８図、第９図の如
き曲げ加工が出来ないので、リードの曲げ加工方
向が揃つているリード群別にリード支持片が必要
となる。
第８図、第９図は、リード支持片１１，１２
が、半導体素子３に対して反対側に存在する半導
体装置の断面図である。これらの半導体装置のリ
ードは、支持片１１，１２がリードの導出方向毎
に分かれて、リード群を支持しているので、容易
に第８図、第９図の如くに、曲げ加工が出来た。
が、半導体素子３に対して反対側に存在する半導
体装置の断面図である。これらの半導体装置のリ
ードは、支持片１１，１２がリードの導出方向毎
に分かれて、リード群を支持しているので、容易
に第８図、第９図の如くに、曲げ加工が出来た。
第９図のリード２′は半導体装置の電極に対応
した突起端子を有する表面金メツキ処理した70ミ
クロン厚ニツケルリードである。
した突起端子を有する表面金メツキ処理した70ミ
クロン厚ニツケルリードである。
第１０図は、配線ピツチが100ミクロン、端子
巾が70ミクロン、端子間が30ミクロンの金配線を
有するハイブリツドIC基板に第８図の半導体装
置を、樹脂ダイボンドした後、熱圧着アウターリ
ード・ボンデイングした本発明の実施例半導体装
置を説明する断面図である。
巾が70ミクロン、端子間が30ミクロンの金配線を
有するハイブリツドIC基板に第８図の半導体装
置を、樹脂ダイボンドした後、熱圧着アウターリ
ード・ボンデイングした本発明の実施例半導体装
置を説明する断面図である。
第８図の半導体装置は52ピンのリード数を有す
るもので、リード巾は50ミクロン、リードピツチ
を100ミクロンにしたものであるが、ポリイミド
支持片１１によつて、リードピツチのずれは殆ん
ど起つていなく、半導体装置素子３のダイボンド
時にも個々のリード間隔の変動は数ミクロンで、
このような状態での基板端子と、リードの位置合
わせは極めて容易であつた。又、アウターリー
ド・ボンデイングは支持片１１より内側のリード
部のみでの金―金熱圧着とし、極めて安定した短
絡不良発生のないアウターリードボンデイングの
出来た半導体装置が得られた。第１０図に於て、
１３はエポキシペースト、１４はアウターリード
ボンデイング部を示す。
るもので、リード巾は50ミクロン、リードピツチ
を100ミクロンにしたものであるが、ポリイミド
支持片１１によつて、リードピツチのずれは殆ん
ど起つていなく、半導体装置素子３のダイボンド
時にも個々のリード間隔の変動は数ミクロンで、
このような状態での基板端子と、リードの位置合
わせは極めて容易であつた。又、アウターリー
ド・ボンデイングは支持片１１より内側のリード
部のみでの金―金熱圧着とし、極めて安定した短
絡不良発生のないアウターリードボンデイングの
出来た半導体装置が得られた。第１０図に於て、
１３はエポキシペースト、１４はアウターリード
ボンデイング部を示す。
第１１図はガラスエポキシ基板１５に設けられ
た、金メツキ銅配線端子１６を有するIC基板１
５に錫鉛半田１７を用いて、ダイボンド及びアウ
ターリードボンデイングをした本発明の他の実施
例半導体装置断面図である。
た、金メツキ銅配線端子１６を有するIC基板１
５に錫鉛半田１７を用いて、ダイボンド及びアウ
ターリードボンデイングをした本発明の他の実施
例半導体装置断面図である。
第１１図例は、ダイボンド及びアウターリード
ボンデイングが220℃程度の温度で、一回の熱加
工プロセスで出来たもので、第１０図例と同様、
極めて容易に短絡不良の無い半導体装置が得られ
た。
ボンデイングが220℃程度の温度で、一回の熱加
工プロセスで出来たもので、第１０図例と同様、
極めて容易に短絡不良の無い半導体装置が得られ
た。
第１２図は、セラミツクICパツケージに封入
した本発明のさらに他の実施例半導体装置断面図
である。
した本発明のさらに他の実施例半導体装置断面図
である。
同図において、１８はアルミナセラミツクベー
ス、１９はモリブデンマンガンメタライズ配線で
端子部にはニツケルメツキ、金メツキを施こした
もの、２０はセラミツクリング、２１はガラス封
止部、２２は封止セラミツクキヤツプ、２３は鉄
ニツケルコバルト合金リード、２４は銀ペースト
を示している。
ス、１９はモリブデンマンガンメタライズ配線で
端子部にはニツケルメツキ、金メツキを施こした
もの、２０はセラミツクリング、２１はガラス封
止部、２２は封止セラミツクキヤツプ、２３は鉄
ニツケルコバルト合金リード、２４は銀ペースト
を示している。
本半導体装置は、第４図半導体装置をリード成
形することなく、超音波熱圧着ボンデイングした
もので、アウターリードボンデイング時に、リー
ド位置ずれを生じることなく製造することが出来
た。
形することなく、超音波熱圧着ボンデイングした
もので、アウターリードボンデイング時に、リー
ド位置ずれを生じることなく製造することが出来
た。
本発明の別の実施例を示すと、フイルムキヤリ
ヤー半導体装置を、第１３図に示すように破線部
２５に沿つて、フイルムキヤリヤーのフイルム部
を切除すると、第１４図の如き中間支持片２６と
リード先端支持片２７を有する半導体装置を得て
該支持片２６と２７の間でアウターリードボンデ
イングすれば、更に安定した半導体装置が得られ
た。
ヤー半導体装置を、第１３図に示すように破線部
２５に沿つて、フイルムキヤリヤーのフイルム部
を切除すると、第１４図の如き中間支持片２６と
リード先端支持片２７を有する半導体装置を得て
該支持片２６と２７の間でアウターリードボンデ
イングすれば、更に安定した半導体装置が得られ
た。
第１５図は本発明の半導体装置のさらに別の実
施例を示す平面図で、20ピンのリードを有する集
積回路３０で、絶縁支持枠２８とリード群２の端
部が絶縁支持片で保持されている。このようにリ
ード群が多ピンになればなる程、リード間隔や、
リード巾が小さくなるので、リードの曲りは重大
になることはいうまでもないことである。
施例を示す平面図で、20ピンのリードを有する集
積回路３０で、絶縁支持枠２８とリード群２の端
部が絶縁支持片で保持されている。このようにリ
ード群が多ピンになればなる程、リード間隔や、
リード巾が小さくなるので、リードの曲りは重大
になることはいうまでもないことである。
従つて、本発明は多数ピンのフイルムキヤリヤ
ー等のギヤングボンド用集積回路や、リード間隔
や、リード巾の小さい半導体装置には、特に効果
的に短絡不良を防止できるが、従来のリード間隔
の広いものでも適用できることは明らかである。
ー等のギヤングボンド用集積回路や、リード間隔
や、リード巾の小さい半導体装置には、特に効果
的に短絡不良を防止できるが、従来のリード間隔
の広いものでも適用できることは明らかである。
第１図はフイルムキヤリヤー半導体装置を示す
平面図であり、第２図及び第３図は従来の半導体
装置を示す平面図である。第４図乃至第１２図は
本発明の実施例を示す半導体装置の断面図であ
り、第１３図〜第１５図は本発明の実施例を示す
半導体装置の平面図である。このうち、第４図，
第５図，第６図，第７図の組と、第４図，第８
図，第１０図の組と、第４図，第９図，第１１図
の組と、第１２と、第１３図，第１４図と、第１
５図は、各々本発明の実施例を説明するための平
面図もしくは断面図である。 尚、図において、１……フイルムキヤリヤー、
２……リード、３，３０……半導体素子、４４…
…送り孔、５……貫通孔、６，２８……支持枠、
７，１１，１２，２６，２７，２９……支持片、
１０……ペースト、８，１５……基板、９，１
６，１９……配線、１３，２４……ダイボンド接
着剤、１４……アウターリードボンデイング部、
１７……半田、１８，２０，２１，２２，２３…
…パツケージ、２５……切断線部。
平面図であり、第２図及び第３図は従来の半導体
装置を示す平面図である。第４図乃至第１２図は
本発明の実施例を示す半導体装置の断面図であ
り、第１３図〜第１５図は本発明の実施例を示す
半導体装置の平面図である。このうち、第４図，
第５図，第６図，第７図の組と、第４図，第８
図，第１０図の組と、第４図，第９図，第１１図
の組と、第１２と、第１３図，第１４図と、第１
５図は、各々本発明の実施例を説明するための平
面図もしくは断面図である。 尚、図において、１……フイルムキヤリヤー、
２……リード、３，３０……半導体素子、４４…
…送り孔、５……貫通孔、６，２８……支持枠、
７，１１，１２，２６，２７，２９……支持片、
１０……ペースト、８，１５……基板、９，１
６，１９……配線、１３，２４……ダイボンド接
着剤、１４……アウターリードボンデイング部、
１７……半田、１８，２０，２１，２２，２３…
…パツケージ、２５……切断線部。
Claims (1)
- 【特許請求の範囲】 １ 半導体素子の電極と外部配線とを接続するた
めのインナーリードを多数備えた半導体装置にお
いて、一端部が前記半導体素子の電極に接続され
たがいに平行に同一方向に延在する複数のインナ
ーリードの他端部は絶縁支持片によりたがいに支
持連結され、該インナーリードは該他端部よりも
前記一端部側の所定個所において前記外部配線に
ボンデイングされていることを特徴とする半導体
装置。 ２ 半導体素子の電極と外部配線とを接続するた
めのインナーリードを多数備えた半導体装置にお
いて、一端部が前記半導体素子の電極に接続され
たがいに平行に同一方向に延在する複数のインナ
ーリードの他端部は絶縁支持片によりたがいに支
持連結され、該インナーリードは該他端部におい
て前記外部配線にボンデイングされていることを
特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16594479A JPS5688347A (en) | 1979-12-20 | 1979-12-20 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16594479A JPS5688347A (en) | 1979-12-20 | 1979-12-20 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5688347A JPS5688347A (en) | 1981-07-17 |
| JPS6343897B2 true JPS6343897B2 (ja) | 1988-09-01 |
Family
ID=15821977
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16594479A Granted JPS5688347A (en) | 1979-12-20 | 1979-12-20 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5688347A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6050932A (ja) * | 1983-08-31 | 1985-03-22 | Oki Electric Ind Co Ltd | 半導体チップの実装方法 |
| JPH0394435A (ja) * | 1989-09-06 | 1991-04-19 | Toshiba Corp | 半導体装置 |
| US11508799B2 (en) * | 2018-03-28 | 2022-11-22 | Sharp Kabushiki Kaisha | Display device comprising frame region surrounding display region |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5339866A (en) * | 1976-09-24 | 1978-04-12 | Fujitsu Ltd | Packaging method of semiconductor device |
-
1979
- 1979-12-20 JP JP16594479A patent/JPS5688347A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5688347A (en) | 1981-07-17 |
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