JPS6345124B2 - - Google Patents
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- Publication number
- JPS6345124B2 JPS6345124B2 JP57123893A JP12389382A JPS6345124B2 JP S6345124 B2 JPS6345124 B2 JP S6345124B2 JP 57123893 A JP57123893 A JP 57123893A JP 12389382 A JP12389382 A JP 12389382A JP S6345124 B2 JPS6345124 B2 JP S6345124B2
- Authority
- JP
- Japan
- Prior art keywords
- capacitor
- oscillation
- circuit
- output
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
- G01R19/165—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values
- G01R19/16504—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values characterised by the components employed
- G01R19/16519—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values characterised by the components employed using FET's
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Electric Clocks (AREA)
- Tests Of Electronic Circuits (AREA)
- Oscillators With Electromechanical Resonators (AREA)
Description
【発明の詳細な説明】
本発明は電子時計の水晶発振器等の発振停止検
出回路に関する。
出回路に関する。
従来、水晶発振式電子時計には電池電源を降圧
回路で降圧して発振部の電源とするものがある。
この場合、発振が停止すると、降圧回路も動作が
停止するので、発振停止時には、発振部の電源を
降圧回路の出力から電池電源を直接供給する形に
切換えて発振器に起動をかけると共に、回路の一
部あるいは全部を初期設定するための発振停止検
出回路が設けられている。
回路で降圧して発振部の電源とするものがある。
この場合、発振が停止すると、降圧回路も動作が
停止するので、発振停止時には、発振部の電源を
降圧回路の出力から電池電源を直接供給する形に
切換えて発振器に起動をかけると共に、回路の一
部あるいは全部を初期設定するための発振停止検
出回路が設けられている。
従来の発振停止検出回路の構成図を第１図に示
す。インバーター１および３、コンデンサ２なら
びにエクスクルーシブ・オア・ゲート４によりク
ロツクＡの立ち上がり／立ち下がり検出部を構成
し、このエツジ検出出力によりコンデンサ７は
MOSFET５で充電される。抵抗６はコンデンサ
７を放電させるためである。コンデンサ７の充放
電状態は判別器としてのインバータ８で検出され
る。尚、各論理ゲート素子１，３，４および８は
それぞれ電源をVSSとするゲートである。
す。インバーター１および３、コンデンサ２なら
びにエクスクルーシブ・オア・ゲート４によりク
ロツクＡの立ち上がり／立ち下がり検出部を構成
し、このエツジ検出出力によりコンデンサ７は
MOSFET５で充電される。抵抗６はコンデンサ
７を放電させるためである。コンデンサ７の充放
電状態は判別器としてのインバータ８で検出され
る。尚、各論理ゲート素子１，３，４および８は
それぞれ電源をVSSとするゲートである。
以下、第１図の動作を第２図のタイミングチヤ
ートを参照しながら説明する。Ａは発振器の出力
クロツクであり、インバータ１の出力Ｂはコンデ
ンサ２のため立ち上がり、立ち下がり波形がなま
る。このため、出力Ｂをインバータ３で波形整形
した出力Ｃは、クロツクＡの立ち上がり、立ち下
がり時にはＡに対して一定のデイレイを持つ。ク
ロツクＡと出力Ｃとのエクスクルーシブ・オア・
ゲート４よる出力Ｄは、クロツクＡが“０”また
は“１”に固定されている時は“０”であるが、
Ａの立ち上がりおよび立ち下がり変化時には
“１”となる。MOSFET５のオン抵抗は抵抗６
に比較して充分に小さいものとされているので、
出力Ｄが“１”の場合MOSFET５はオンしてコ
ンデンサ７は充電される。一方、出力Ｄが“０”
の場合MOSFET５はオフしてコンデンサ７は抵
抗６を通して放電される。この放電の時定数は充
電の時定数に比較して大きい。発振器が発振して
いる場合はクロツクＡの立ち上がりおよび立ち下
がりにコンデンサ７は充電されるので、インバー
タ８の出力は“１”である。しかし、発振が停止
してクロツクＡが変化しなくなると、MOSFET
５はオフしてコンデンサ７は充電されなくなるの
で、抵抗６によりコンデンサ７は放電され、この
結果一定の時間後にインバータ８の出力Ｆには
“０”が出力される。この出力Ｆの“０”により
発振停止が検出され、発振器に起動をかけたり他
の回路の一部又は全部を初期状態にするものであ
る。
ートを参照しながら説明する。Ａは発振器の出力
クロツクであり、インバータ１の出力Ｂはコンデ
ンサ２のため立ち上がり、立ち下がり波形がなま
る。このため、出力Ｂをインバータ３で波形整形
した出力Ｃは、クロツクＡの立ち上がり、立ち下
がり時にはＡに対して一定のデイレイを持つ。ク
ロツクＡと出力Ｃとのエクスクルーシブ・オア・
ゲート４よる出力Ｄは、クロツクＡが“０”また
は“１”に固定されている時は“０”であるが、
Ａの立ち上がりおよび立ち下がり変化時には
“１”となる。MOSFET５のオン抵抗は抵抗６
に比較して充分に小さいものとされているので、
出力Ｄが“１”の場合MOSFET５はオンしてコ
ンデンサ７は充電される。一方、出力Ｄが“０”
の場合MOSFET５はオフしてコンデンサ７は抵
抗６を通して放電される。この放電の時定数は充
電の時定数に比較して大きい。発振器が発振して
いる場合はクロツクＡの立ち上がりおよび立ち下
がりにコンデンサ７は充電されるので、インバー
タ８の出力は“１”である。しかし、発振が停止
してクロツクＡが変化しなくなると、MOSFET
５はオフしてコンデンサ７は充電されなくなるの
で、抵抗６によりコンデンサ７は放電され、この
結果一定の時間後にインバータ８の出力Ｆには
“０”が出力される。この出力Ｆの“０”により
発振停止が検出され、発振器に起動をかけたり他
の回路の一部又は全部を初期状態にするものであ
る。
ところが、かかる発振停止検出回路は、発振し
ているにもかかわらず電源の変動によつて誤動作
をしてしまうという欠点を有する。
ているにもかかわらず電源の変動によつて誤動作
をしてしまうという欠点を有する。
この誤動作の原因を第３図の各部電圧波形を用
いながら説明する。第３図において、細線は
GND，VSSの電圧を示し、太線は各点の電圧を
示す。第３図に示されるように、電源VSSの電
圧がＴ１，Ｔ２の２回の時点で変化している。期
間T1―T2間においてVssの変動に応じてＥ点の電
圧レベルがかわるが、インバータ８のコンパレー
タレベルもかわるので、出力Ｆに不所望な変動は
ない。時点T2のように、コンデンサ７の放電中
にVss電圧が下がると、Ｅ点の電圧は放電中であ
るのでVSSの電圧変動の影響を受けずVSS変化
以前の電圧を保持する。ところが、インバータ８
は、VSSの電圧低下より“０”、“１”のコンパ
レーターレベルが下がり、この結果、Ｆ点の電圧
が反転して誤動作の原因となる。電子時計ではラ
ンプ、ステツプ・モーター等の駆動時には電源は
大幅に変動することがあり得るので、上記回路を
電子時計に採用した場合は電源変動により発振停
止回路が誤動作して回路をイニシヤライズしてし
まうということがある。
いながら説明する。第３図において、細線は
GND，VSSの電圧を示し、太線は各点の電圧を
示す。第３図に示されるように、電源VSSの電
圧がＴ１，Ｔ２の２回の時点で変化している。期
間T1―T2間においてVssの変動に応じてＥ点の電
圧レベルがかわるが、インバータ８のコンパレー
タレベルもかわるので、出力Ｆに不所望な変動は
ない。時点T2のように、コンデンサ７の放電中
にVss電圧が下がると、Ｅ点の電圧は放電中であ
るのでVSSの電圧変動の影響を受けずVSS変化
以前の電圧を保持する。ところが、インバータ８
は、VSSの電圧低下より“０”、“１”のコンパ
レーターレベルが下がり、この結果、Ｆ点の電圧
が反転して誤動作の原因となる。電子時計ではラ
ンプ、ステツプ・モーター等の駆動時には電源は
大幅に変動することがあり得るので、上記回路を
電子時計に採用した場合は電源変動により発振停
止回路が誤動作して回路をイニシヤライズしてし
まうということがある。
本発明の目的は、電源変動に対して誤動作のな
い発振停止検出回路を提供することにある。
い発振停止検出回路を提供することにある。
本発明による検出回路は、コンデンサの接続位
置に変更して充放電関係を逆にすることを特徴と
する。
置に変更して充放電関係を逆にすることを特徴と
する。
すなわち、第４図に本発明の一実施例を示すよ
うに、第１図におけるコンデンサ７を削除し、
MOSFET５と並列にコンデンサ９を接続してい
る。従つて、コンデンサ９はMOSFET５により
放電され、抵抗６により充電される。その充放電
波形およびインバータ８の出力波形は、第２図、
第３図におけるＥ，Ｆの波形と第４図のＧ，Ｈに
おきかえたものとなる。
うに、第１図におけるコンデンサ７を削除し、
MOSFET５と並列にコンデンサ９を接続してい
る。従つて、コンデンサ９はMOSFET５により
放電され、抵抗６により充電される。その充放電
波形およびインバータ８の出力波形は、第２図、
第３図におけるＥ，Ｆの波形と第４図のＧ，Ｈに
おきかえたものとなる。
第４図の回路の発振停止検出動作は第２図と同
じである。電源の変動に対しては、第３図に示す
様に、コンデンサ９がMOSFET５で放電される
ので、Ｔ２でもＧ点の電圧はVSSの電圧低下と
同時に低下する。従つて、出力Ｈの電圧が反転す
ることはない。
じである。電源の変動に対しては、第３図に示す
様に、コンデンサ９がMOSFET５で放電される
ので、Ｔ２でもＧ点の電圧はVSSの電圧低下と
同時に低下する。従つて、出力Ｈの電圧が反転す
ることはない。
このように、本発明を適用すれば、複数の電圧
の異なる電源を持ち、電源を切換えて使用するシ
ステムの中でも誤動作することのない発振停止検
出回路を提供するものである。尚、本発明におい
て、電源GND，Vssは適宜かえ得るものであり、
また、クロツクＡの変化点検出も他の回路構成で
実現される。
の異なる電源を持ち、電源を切換えて使用するシ
ステムの中でも誤動作することのない発振停止検
出回路を提供するものである。尚、本発明におい
て、電源GND，Vssは適宜かえ得るものであり、
また、クロツクＡの変化点検出も他の回路構成で
実現される。
第１図は従来の発振停止検出回路の構成図、第
２図は第１図および第４図のタイミングチヤー
ト、第３図は電源が変動したときの第１図および
第４図における電圧波形図、第４図は本発明の一
実施例を示す構成図である。 １，３，８……インバータ、２，７，９……コ
ンデンサ、４……エクスクルーシブ・オアゲー
ト、５……MOSFET、６……抵抗。
２図は第１図および第４図のタイミングチヤー
ト、第３図は電源が変動したときの第１図および
第４図における電圧波形図、第４図は本発明の一
実施例を示す構成図である。 １，３，８……インバータ、２，７，９……コ
ンデンサ、４……エクスクルーシブ・オアゲー
ト、５……MOSFET、６……抵抗。
Claims (1)
- １ 発振信号のレベル変化を検出しレベル変化が
生じる毎に検出パルスを発生する手段、基準端
子、電源端子、回路節点、前記電源端子と前記回
路節点との間に接続されたコンデンサ、このコン
デンサに並列に接続され前記検出パルスにより導
通して前記コンデンサを放電するスイツチ、前記
回路節点と前記基準端子との間に設けられ前記コ
ンデンサを充電する充電手段、および前記回路節
点の電位が所定電位に達したときに検出信号を発
生する手段を備える発振停止検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57123893A JPS5913960A (ja) | 1982-07-16 | 1982-07-16 | 発振停止検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57123893A JPS5913960A (ja) | 1982-07-16 | 1982-07-16 | 発振停止検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5913960A JPS5913960A (ja) | 1984-01-24 |
| JPS6345124B2 true JPS6345124B2 (ja) | 1988-09-08 |
Family
ID=14871948
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57123893A Granted JPS5913960A (ja) | 1982-07-16 | 1982-07-16 | 発振停止検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5913960A (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5364453A (en) * | 1976-11-22 | 1978-06-08 | Nec Corp | Complementary insulation gate field effect transistor oscillation circuit |
| JPS5377454A (en) * | 1976-12-21 | 1978-07-08 | Seiko Instr & Electronics Ltd | Oscillator circuit |
-
1982
- 1982-07-16 JP JP57123893A patent/JPS5913960A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5913960A (ja) | 1984-01-24 |
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