JPH09107273A - パルス発振器 - Google Patents
パルス発振器Info
- Publication number
- JPH09107273A JPH09107273A JP7265125A JP26512595A JPH09107273A JP H09107273 A JPH09107273 A JP H09107273A JP 7265125 A JP7265125 A JP 7265125A JP 26512595 A JP26512595 A JP 26512595A JP H09107273 A JPH09107273 A JP H09107273A
- Authority
- JP
- Japan
- Prior art keywords
- output
- constant current
- comparator
- pulse
- discharging
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Abstract
(57)【要約】
【課題】 集積回路化するパルス発振器の比較器と基準
電源を、それぞれ１個のみで構成する。 【解決手段】 電流源１とＰ−ＭＯＳ ＦＥＴ２を通じ
て容量４を充電するのと、Ｎ−ＭＯＳ ＦＥＴ３を通じ
て放電するのとを交互に動作させ、容量４の電位が基準
電源１０の電圧ＶH に達すると、比較器５がＲ−Ｓフリ
ップフロップ７をセットするとともに、遅延回路８を経
てリセットし、Ｒ−Ｓフリップフロップ７の出力をＰ−
ＭＯＳ ＦＥＴ２とＮ−ＭＯＳ ＦＥＴ３のゲートへフ
ィードバックすることにより、パルス発振器を構成す
る。
電源を、それぞれ１個のみで構成する。 【解決手段】 電流源１とＰ−ＭＯＳ ＦＥＴ２を通じ
て容量４を充電するのと、Ｎ−ＭＯＳ ＦＥＴ３を通じ
て放電するのとを交互に動作させ、容量４の電位が基準
電源１０の電圧ＶH に達すると、比較器５がＲ−Ｓフリ
ップフロップ７をセットするとともに、遅延回路８を経
てリセットし、Ｒ−Ｓフリップフロップ７の出力をＰ−
ＭＯＳ ＦＥＴ２とＮ−ＭＯＳ ＦＥＴ３のゲートへフ
ィードバックすることにより、パルス発振器を構成す
る。
Description
【０００１】
【発明の属する技術分野】本発明はパルス発振器に関
し、特に集積回路で構成されるパルス発振器に関する。
し、特に集積回路で構成されるパルス発振器に関する。
【０００２】
【従来の技術】パルス発振回路の一構成方法として、定
電流を容量に充放電する回路がある。従来のパルス発振
回路の例としては、図４に示すようなものがある。図４
において、定電流源１、Ｐ−ＭＯＳ ＦＥＴ２、及びＮ
−ＭＯＳ ＦＥＴ３を電源（ＶDD）１１とＧＮＤ（接
地）間に直列に接続し、Ｐ−ＭＯＳ ＦＥＴ２とＮ−Ｍ
ＯＳ ＦＥＴ３の接続点とＧＮＤ間に容量４を接続す
る。
電流を容量に充放電する回路がある。従来のパルス発振
回路の例としては、図４に示すようなものがある。図４
において、定電流源１、Ｐ−ＭＯＳ ＦＥＴ２、及びＮ
−ＭＯＳ ＦＥＴ３を電源（ＶDD）１１とＧＮＤ（接
地）間に直列に接続し、Ｐ−ＭＯＳ ＦＥＴ２とＮ−Ｍ
ＯＳ ＦＥＴ３の接続点とＧＮＤ間に容量４を接続す
る。
【０００３】比較器５の（−）入力を容量４に、（＋）
入力を基準電源（ＶH ）１０に接続し、さらに比較器６
の（＋）入力を容量４に、（−）入力を基準電源（ＶL
）１７に接続する。比較器５の出力をＲ−Ｓフリップ
フロップ７のＳ端子に、比較器６の出力をＲ端子に接続
する。Ｒ−Ｓフリップフロップ７の出力（Ｑ）は、発振
器の出力９とするほか、Ｐ−ＭＯＳ ＦＥＴ２とＮ−Ｍ
ＯＳ ＦＥＴ３のゲートへフィードバックする。
入力を基準電源（ＶH ）１０に接続し、さらに比較器６
の（＋）入力を容量４に、（−）入力を基準電源（ＶL
）１７に接続する。比較器５の出力をＲ−Ｓフリップ
フロップ７のＳ端子に、比較器６の出力をＲ端子に接続
する。Ｒ−Ｓフリップフロップ７の出力（Ｑ）は、発振
器の出力９とするほか、Ｐ−ＭＯＳ ＦＥＴ２とＮ−Ｍ
ＯＳ ＦＥＴ３のゲートへフィードバックする。
【０００４】図５はこの従来のパルス発振回路の動作を
説明する波形図で、Ｒ−Ｓフリップフロップ７の出力
（Ｑ）が図５（チ）のＬ（低電位）の時、Ｐ−ＭＯＳ
ＦＥＴ２がＯＮとなり（Ｎ−ＭＯＳ ＦＥＴ３はＯＦＦ
となって）、電流源１は容量４を充電し、図５（ホ）に
示すように電位が上昇する。
説明する波形図で、Ｒ−Ｓフリップフロップ７の出力
（Ｑ）が図５（チ）のＬ（低電位）の時、Ｐ−ＭＯＳ
ＦＥＴ２がＯＮとなり（Ｎ−ＭＯＳ ＦＥＴ３はＯＦＦ
となって）、電流源１は容量４を充電し、図５（ホ）に
示すように電位が上昇する。
【０００５】この電位がＶH まで上昇すると、比較器５
は出力（図５( ヘ) ）を出し、Ｒ−Ｓフリップフロップ
７をセットして、出力（Ｑ）（図５( チ) ）をＨ（高電
位）に反転し、Ｐ−ＭＯＳ ＦＥＴ２をＯＦＦにする。
と同時に、Ｎ−ＭＯＳ ＦＥＴ３をＯＮにして、容量４
の電荷を放電する。容量４の電位（図５( ホ) ）がＶL
まで低下すると、比較器６が出力（図５( ト) ）を出
し、Ｒ−Ｓフリップフロップ７をリセットして、初めの
状態に戻る。このようにして発振が維持されることにな
る。
は出力（図５( ヘ) ）を出し、Ｒ−Ｓフリップフロップ
７をセットして、出力（Ｑ）（図５( チ) ）をＨ（高電
位）に反転し、Ｐ−ＭＯＳ ＦＥＴ２をＯＦＦにする。
と同時に、Ｎ−ＭＯＳ ＦＥＴ３をＯＮにして、容量４
の電荷を放電する。容量４の電位（図５( ホ) ）がＶL
まで低下すると、比較器６が出力（図５( ト) ）を出
し、Ｒ−Ｓフリップフロップ７をリセットして、初めの
状態に戻る。このようにして発振が維持されることにな
る。
【０００６】図４に示す従来のパルス発振回路の場合、
２個の比較器５及び６と２個の基準電源ＶH １０及びＶ
L １７を必要とし、回路の消費電流が大きくなり、回路
規模も大きくなって、集積回路化する際に欠点となる。
２個の比較器５及び６と２個の基準電源ＶH １０及びＶ
L １７を必要とし、回路の消費電流が大きくなり、回路
規模も大きくなって、集積回路化する際に欠点となる。
【０００７】この問題を解決する手段として、特開昭５
８−３４６１７号公報に記載されるような方法がある。
図６に特開昭５８−３４６１７号公報に記載されたパル
ス発振器の例を示す。
８−３４６１７号公報に記載されるような方法がある。
図６に特開昭５８−３４６１７号公報に記載されたパル
ス発振器の例を示す。
【０００８】図６において、トランジスタ２５及び３５
と抵抗器３６が構成する定電流源３７は容量４を常時充
電する。トランジスタ３８及び３９と抵抗器２０が構成
する定電流源２１は容量４の電荷を放電する。定電流源
２１の電流の方が定電流源３７の電流より大きいので、
双方の電流源２１及び３７がＯＮになったときは、容量
４は放電される。
と抵抗器３６が構成する定電流源３７は容量４を常時充
電する。トランジスタ３８及び３９と抵抗器２０が構成
する定電流源２１は容量４の電荷を放電する。定電流源
２１の電流の方が定電流源３７の電流より大きいので、
双方の電流源２１及び３７がＯＮになったときは、容量
４は放電される。
【０００９】比較器５の出力（発振器の出力）９がＨの
時は、ゲート３２を経てトランジスタ３０がＯＮとな
り、抵抗器２８を短絡するとともに、ゲート３３を経て
スイッチ回路２３を構成するトランジスタ２２をＯＦＦ
にする。トランジスタ２２がＯＦＦになると、定電流源
２１が容量４の電荷を放電する。
時は、ゲート３２を経てトランジスタ３０がＯＮとな
り、抵抗器２８を短絡するとともに、ゲート３３を経て
スイッチ回路２３を構成するトランジスタ２２をＯＦＦ
にする。トランジスタ２２がＯＦＦになると、定電流源
２１が容量４の電荷を放電する。
【００１０】電源電圧（ＶDD）１１を抵抗器２６と抵抗
器２７及び２８（ただし、今は抵抗器２８は短絡されて
いる）で分割した電圧（基準電圧）まで、容量４の電位
が低下すると、比較器５の出力９はＬとなって、トラン
ジスタ３０はＯＦＦとなり、抵抗器２８の短絡が解け、
基準電圧は上昇する。
器２７及び２８（ただし、今は抵抗器２８は短絡されて
いる）で分割した電圧（基準電圧）まで、容量４の電位
が低下すると、比較器５の出力９はＬとなって、トラン
ジスタ３０はＯＦＦとなり、抵抗器２８の短絡が解け、
基準電圧は上昇する。
【００１１】さらに、トランジスタ２２はＯＮとなり、
定電流源２１はＯＦＦとなって、容量４の電位は上昇す
る。この容量４の電位が上昇した基準電圧に達すると、
比較器５の出力９はＨに戻る。これによって発振が維持
される。
定電流源２１はＯＦＦとなって、容量４の電位は上昇す
る。この容量４の電位が上昇した基準電圧に達すると、
比較器５の出力９はＨに戻る。これによって発振が維持
される。
【００１２】
【発明が解決しようとする課題】図６に示される特開昭
５８−３４６１７号公報記載のパルス発振器の場合、比
較器は１個ですむが、電源電圧ＶDDが変化すると比較器
の基準電圧がそれに応じて変化するので、発振周波数が
変化してしまう問題が残る。
５８−３４６１７号公報記載のパルス発振器の場合、比
較器は１個ですむが、電源電圧ＶDDが変化すると比較器
の基準電圧がそれに応じて変化するので、発振周波数が
変化してしまう問題が残る。
【００１３】本発明の目的は、電源電圧等の変化にも安
定な、比較器及び基準電源が１個づつですむ、集積回路
化されたパルス発振器を提供することである。
定な、比較器及び基準電源が１個づつですむ、集積回路
化されたパルス発振器を提供することである。
【００１４】
【課題を解決するための手段】本発明によるパルス発振
器は、容量素子と、この容量素子に対して定電流充電を
なす充電手段と、前記容量素子の放電をなす放電手段
と、前記容量素子の端子電圧と基準電圧とを比較する比
較手段と、この比較出力を一定時間遅延する遅延手段
と、前記比較出力に応答してセットされ前記遅延手段の
出力によりリセットされる双安定手段とを含み、前記双
安定手段の出力に従って前記充電手段及び放電手段を相
補的に活性制御するようにし、前記双安定手段の出力を
発振出力としたことを特徴としている。
器は、容量素子と、この容量素子に対して定電流充電を
なす充電手段と、前記容量素子の放電をなす放電手段
と、前記容量素子の端子電圧と基準電圧とを比較する比
較手段と、この比較出力を一定時間遅延する遅延手段
と、前記比較出力に応答してセットされ前記遅延手段の
出力によりリセットされる双安定手段とを含み、前記双
安定手段の出力に従って前記充電手段及び放電手段を相
補的に活性制御するようにし、前記双安定手段の出力を
発振出力としたことを特徴としている。
【００１５】
【発明の実施の形態】本発明の作用は次の通りである。
比較器と発振器出力との間にＲ−Ｓフリップフロップ等
の双安定回路と遅延回路を挿入することにより、比較器
出力が発生してからある一定時間、容量の電荷を放電し
て、発振を継続するようにする。
比較器と発振器出力との間にＲ−Ｓフリップフロップ等
の双安定回路と遅延回路を挿入することにより、比較器
出力が発生してからある一定時間、容量の電荷を放電し
て、発振を継続するようにする。
【００１６】以下に、本発明の実施例について図面を参
照して説明する。
照して説明する。
【００１７】図１は本発明によるパルス発振器の実施例
の構成を示すブロック図であり、図２はその動作を説明
する波形図、図３は遅延回路の構成を説明する図で、図
４及び図６と同等部分は同一符号にて示している。
の構成を示すブロック図であり、図２はその動作を説明
する波形図、図３は遅延回路の構成を説明する図で、図
４及び図６と同等部分は同一符号にて示している。
【００１８】図１において、定電流源１、Ｐ−ＭＯＳ
ＦＥＴ２、及びＮ−ＭＯＳ ＦＥＴ３を電源（ＶDD）１
１とＧＮＤ（接地）間に直列に接続し、Ｐ−ＭＯＳ Ｆ
ＥＴ２とＮ−ＭＯＳ ＦＥＴ３の接合点とＧＮＤ間に容
量４を接続する。比較器５の（−）入力を容量４に、
（＋）入力を基準電源（ＶH ）１０に接続する。比較器
５の出力をＲ−Ｓフリップフロップ７のＳ端子に、また
遅延回路８を経てＲ端子に接続する。Ｒ−Ｓフリップフ
ロップ７の出力（Ｑ）は、発振器の出力９とするほか、
Ｐ−ＭＯＳ ＦＥＴ２とＮ−ＭＯＳ ＦＥＴ３のゲート
へフィードバックする。
ＦＥＴ２、及びＮ−ＭＯＳ ＦＥＴ３を電源（ＶDD）１
１とＧＮＤ（接地）間に直列に接続し、Ｐ−ＭＯＳ Ｆ
ＥＴ２とＮ−ＭＯＳ ＦＥＴ３の接合点とＧＮＤ間に容
量４を接続する。比較器５の（−）入力を容量４に、
（＋）入力を基準電源（ＶH ）１０に接続する。比較器
５の出力をＲ−Ｓフリップフロップ７のＳ端子に、また
遅延回路８を経てＲ端子に接続する。Ｒ−Ｓフリップフ
ロップ７の出力（Ｑ）は、発振器の出力９とするほか、
Ｐ−ＭＯＳ ＦＥＴ２とＮ−ＭＯＳ ＦＥＴ３のゲート
へフィードバックする。
【００１９】図２は、図１に示す本発明の実施例のパル
ス発振回路の動作を説明する波形図で、Ｒ−Ｓフリップ
フロップ７の出力（Ｑ）が図２（ニ）のＬ（低電位）の
時、Ｐ−ＭＯＳ ＦＥＴ２がＯＮとなり（Ｎ−ＭＯＳ
ＦＥＴ３はＯＦＦとなって）、電流源１は容量４を充電
し、図２（イ）に示すように電位が上昇する。
ス発振回路の動作を説明する波形図で、Ｒ−Ｓフリップ
フロップ７の出力（Ｑ）が図２（ニ）のＬ（低電位）の
時、Ｐ−ＭＯＳ ＦＥＴ２がＯＮとなり（Ｎ−ＭＯＳ
ＦＥＴ３はＯＦＦとなって）、電流源１は容量４を充電
し、図２（イ）に示すように電位が上昇する。
【００２０】この電位がＶH まで上昇すると、比較器５
は出力（図２( ロ) ）を出し、Ｒ−Ｓフリップフロップ
７をセットして、出力（Ｑ）（図２( ニ) ）をＨ（高電
位）に反転し、Ｐ−ＭＯＳ ＦＥＴ２をＯＦＦにすると
ともに、Ｎ−ＭＯＳ ＦＥＴ３をＯＮにして容量４の電
荷を放電する。遅延回路８で遅れたパルス（図２( ハ)
）はＲ−Ｓフリップフロップ７をリセットして、初め
の状態に戻る。このようにして発振が維持されるのであ
る。
は出力（図２( ロ) ）を出し、Ｒ−Ｓフリップフロップ
７をセットして、出力（Ｑ）（図２( ニ) ）をＨ（高電
位）に反転し、Ｐ−ＭＯＳ ＦＥＴ２をＯＦＦにすると
ともに、Ｎ−ＭＯＳ ＦＥＴ３をＯＮにして容量４の電
荷を放電する。遅延回路８で遅れたパルス（図２( ハ)
）はＲ−Ｓフリップフロップ７をリセットして、初め
の状態に戻る。このようにして発振が維持されるのであ
る。
【００２１】図３は遅延回路の構成例で、遅延用ゲート
１３と、その出力とＧＮＤ間に挿入された容量１４とで
構成される単位遅延素子を、入力１５と出力１６との間
に、偶数個タンデムに接続して構成されるが、この例に
限定されるものではない。
１３と、その出力とＧＮＤ間に挿入された容量１４とで
構成される単位遅延素子を、入力１５と出力１６との間
に、偶数個タンデムに接続して構成されるが、この例に
限定されるものではない。
【００２２】尚、上記実施例は単なる一例の回路構成を
示すに止まるもので、種々の改変が可能であり、例えば
Ｐ−ＭＯＳ，Ｎ−ＭＯＳ素子を他のスイッチング素子に
代えることができることは明らかである。
示すに止まるもので、種々の改変が可能であり、例えば
Ｐ−ＭＯＳ，Ｎ−ＭＯＳ素子を他のスイッチング素子に
代えることができることは明らかである。
【００２３】
【発明の効果】以上説明したように本発明は、１個の比
較器と１個の基準電源を持つのみで、電源電圧等の変化
に対しても安定なパルス発振器を構成でき、回路の消費
電流が少なく、回路規模も小さくて、集積回路化しやす
い効果がある。
較器と１個の基準電源を持つのみで、電源電圧等の変化
に対しても安定なパルス発振器を構成でき、回路の消費
電流が少なく、回路規模も小さくて、集積回路化しやす
い効果がある。
【図１】本発明の実施例のブロック図である。
【図２】図１の本発明の実施例の動作を説明する波形図
である。
である。
【図３】遅延回路の構成を示す図である。
【図４】従来のパルス発振器の一例を示すブロック図で
ある。
ある。
【図５】図４に示す従来のパルス発振器の動作を説明す
る波形図である。
る波形図である。
【図６】従来のパルス発振器の他の一例を示すブロック
図である。
図である。
１ 定電流源 ２ Ｐ−ＭＯＳ ＦＥＴ ３ Ｎ−ＭＯＳ ＦＥＴ ４ 容量素子 ５ 比較器 ７ フリップフロップ ８ 遅延回路
Claims (5)
- 【請求項１】 容量素子と、この容量素子に対して定電
流充電をなす充電手段と、前記容量素子の放電をなす放
電手段と、前記容量素子の端子電圧と基準電圧とを比較
する比較手段と、この比較出力を一定時間遅延する遅延
手段と、前記比較出力に応答してセットされ前記遅延手
段の出力によりリセットされる双安定手段とを含み、前
記双安定手段の出力に従って前記充電手段及び放電手段
を相補的に活性制御するようにし、前記双安定手段の出
力を発振出力としたことを特徴とするパルス発振回路。 - 【請求項２】 前記定電流充電手段は、定電流源と、前
記双安定手段の出力でオンオフ制御される第１のスイッ
チング素子とを有し、この第１のスイッチング素子のオ
ン時に前記定電流源の電流を前記容量素子へ供給するよ
うにしたことを特徴とする請求項１記載のパルス発振回
路。 - 【請求項３】 前記放電手段は、前記第１のスイッチン
グ素子のオンオフとは相補的なオンオフ動作をなす第２
のスイッチング素子を有し、この第２のスイッチング素
子のオン時前記容量素子の放電をなすようにしたことを
特徴とする請求項２記載のパルス発振回路。 - 【請求項４】 前記第１及び第２のスイッチング素子は
互いに逆導電型のトランジスタであることを特徴とする
請求項３記載のパルス発振回路。 - 【請求項５】 前記双安定手段はセットリセットフリッ
プフロップであることを特徴とする請求項１〜４いずれ
か記載のパルス発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7265125A JPH09107273A (ja) | 1995-10-13 | 1995-10-13 | パルス発振器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7265125A JPH09107273A (ja) | 1995-10-13 | 1995-10-13 | パルス発振器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09107273A true JPH09107273A (ja) | 1997-04-22 |
Family
ID=17412974
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7265125A Withdrawn JPH09107273A (ja) | 1995-10-13 | 1995-10-13 | パルス発振器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09107273A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006352384A (ja) * | 2005-06-15 | 2006-12-28 | Fuji Electric Device Technology Co Ltd | 集積回路内蔵発振器 |
| US8212624B2 (en) | 2008-08-07 | 2012-07-03 | Panasonic Corporation | Reference frequency generation circuit, semiconductor integrated circuit, and electronic device |
| JP2013165422A (ja) * | 2012-02-13 | 2013-08-22 | Seiko Epson Corp | 回路装置、集積回路および検出装置 |
| US9310240B2 (en) | 2011-03-22 | 2016-04-12 | Seiko Epson Corporation | Circuit device, integrated circuit and detection device |
-
1995
- 1995-10-13 JP JP7265125A patent/JPH09107273A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006352384A (ja) * | 2005-06-15 | 2006-12-28 | Fuji Electric Device Technology Co Ltd | 集積回路内蔵発振器 |
| US8212624B2 (en) | 2008-08-07 | 2012-07-03 | Panasonic Corporation | Reference frequency generation circuit, semiconductor integrated circuit, and electronic device |
| US9310240B2 (en) | 2011-03-22 | 2016-04-12 | Seiko Epson Corporation | Circuit device, integrated circuit and detection device |
| JP2013165422A (ja) * | 2012-02-13 | 2013-08-22 | Seiko Epson Corp | 回路装置、集積回路および検出装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR970005824B1 (ko) | 반도체 소자의 모스(mos) 발진기 | |
| US5990753A (en) | Precision oscillator circuit having a controllable duty cycle and related methods | |
| US4617529A (en) | Ring oscillator with delay element and potential pulling circuit | |
| US4785262A (en) | Pulse generator producing pulses having a width free from a power voltage and a threshold voltage of an inverter used therein | |
| JPH05300001A (ja) | レベルシフト回路 | |
| JP2004509550A (ja) | 周期的な信号を生成するための電気回路 | |
| US4513258A (en) | Single input oscillator circuit | |
| US4283690A (en) | Low power CMOS oscillator | |
| US6624710B2 (en) | External oscillator resistor detection circuit | |
| JP3186267B2 (ja) | クロック発生回路 | |
| JPH09107273A (ja) | パルス発振器 | |
| KR0168079B1 (ko) | 클럭발생장치 | |
| US4485432A (en) | Electronic voltage drop circuit | |
| KR20030072527A (ko) | 직류-직류 컨버터의 발진기 | |
| JPH0254698B2 (ja) | ||
| JP3176296B2 (ja) | クロック信号発生回路 | |
| JPH06224705A (ja) | 発振回路 | |
| JPH06140884A (ja) | Ｃｍｏｓ型半導体ｃｒ発振回路 | |
| JPH0677781A (ja) | 発振回路 | |
| JP2004040487A (ja) | クロック発振回路 | |
| JP2690694B2 (ja) | 並列ｃｍｏｓインバータ発振回路 | |
| JP3129767B2 (ja) | 発振停止検出回路 | |
| JPH0589265A (ja) | 積分回路 | |
| JPH048668Y2 (ja) | ||
| JPH0456412A (ja) | Ｍｏｓ型論理回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030107 |