JPS6346559A - Ｄｍａコントロ−ラ - Google Patents
Ｄｍａコントロ−ラInfo
- Publication number
- JPS6346559A JPS6346559A JP19082286A JP19082286A JPS6346559A JP S6346559 A JPS6346559 A JP S6346559A JP 19082286 A JP19082286 A JP 19082286A JP 19082286 A JP19082286 A JP 19082286A JP S6346559 A JPS6346559 A JP S6346559A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- transfer
- data
- buses
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＤ Ｍ Ａコントローラに関し、特にマルチＣ
ＰＵにおける共通バスとローカルバスなどの２個のバス
間で” Ｄ Ｍ Ａを行う場合のＤＭＡコントローラに
関する。
ＰＵにおける共通バスとローカルバスなどの２個のバス
間で” Ｄ Ｍ Ａを行う場合のＤＭＡコントローラに
関する。
マイクロプロセッサの周辺回路としてＤ Ｍ Ａコント
ローラは不可欠の物であり、多くの回路が発表されてお
り、ＬＳＩ化されているものも多数ある。
ローラは不可欠の物であり、多くの回路が発表されてお
り、ＬＳＩ化されているものも多数ある。
第２図を見るに、従来の技術の一例はバスＡとバスＢの
間をバスアービトレーションによりそれぞれのバスを制
御するバス接続制御部８と、データのアクセスを制御す
るドライバ、レシーバ９とで結んでおり、ＣＰＵなどか
ら転送指令を受けてＤＭＡ転送命令をバス接続制御部８
１＼出力するデータ移送制御部７を備えている。
間をバスアービトレーションによりそれぞれのバスを制
御するバス接続制御部８と、データのアクセスを制御す
るドライバ、レシーバ９とで結んでおり、ＣＰＵなどか
ら転送指令を受けてＤＭＡ転送命令をバス接続制御部８
１＼出力するデータ移送制御部７を備えている。
しかしながら、複数個のＣＰＵのように、共通バスとロ
ーカルバスのように速度の異なる２つのバス間でＤＭＡ
転送を行おうとするようなとき、２つのバスのアクセス
権を同時に獲得し、両者のバスのタイミングを整合させ
てデータ転送させている。
ーカルバスのように速度の異なる２つのバス間でＤＭＡ
転送を行おうとするようなとき、２つのバスのアクセス
権を同時に獲得し、両者のバスのタイミングを整合させ
てデータ転送させている。
バスのアクセス権を同時に獲得するためには。
２個のバスの転送速度が同一のときでも両方のバスが空
になる必要があり、〕一つのバスのアクセス獲得より時
間がかかり、先に獲得されたバスは後のバスが獲得され
るまでの待時間を要する。また、２つのバスの転送速度
に差があるとき、転送速度の速いバスは遅いバスに合わ
せる必要がありやはり待時間を必要とする。
になる必要があり、〕一つのバスのアクセス獲得より時
間がかかり、先に獲得されたバスは後のバスが獲得され
るまでの待時間を要する。また、２つのバスの転送速度
に差があるとき、転送速度の速いバスは遅いバスに合わ
せる必要がありやはり待時間を必要とする。
これらはバスの使用効率と応答速度を低下させ、複数個
のＣＰＵの共通のバスのように頻繁にバスアービトレー
ションが行われると、その性能低下が著しく使用に耐え
なくなる恐れがある。
のＣＰＵの共通のバスのように頻繁にバスアービトレー
ションが行われると、その性能低下が著しく使用に耐え
なくなる恐れがある。
上述した従来のＤＭＡコントローラは、２個のバスのア
クセス権を同時に獲得し、２個のバスのタイミングを整
合させてデータを転送させているので、データを転送さ
せるための無駄な待時間が多く使用効率を低■ζさせる
という欠点がある。従って本発明の目的は、上記欠点を
解決したＤＭＡコントローラを提供することにある。
クセス権を同時に獲得し、２個のバスのタイミングを整
合させてデータを転送させているので、データを転送さ
せるための無駄な待時間が多く使用効率を低■ζさせる
という欠点がある。従って本発明の目的は、上記欠点を
解決したＤＭＡコントローラを提供することにある。
本発明は２個のバスのため各々バス接続制御部綱ト発−
ルけ≠計癲し司葉叶汝イ昇た４ｒ各；℃す←ス寸岬岐４
１聾癩←とドライバ・レシーバとを持ち、これらに共通
にデータ転送制御部とデータバ・ソファメモリとを設け
て、２個のバス間のデータ転送をバスとデータバッファ
メモリ間の転送２回に分けて行うように構成したもので
あり、これにより２つのバスのアービトレーションは、
お互いにもう一方のバスのアービトレーション動作と独
立して個別に行うことができ、又データ転送タイミング
は、データバッファメモリの速度を速い方のバスに追従
できるまで上げることにより、各バスでの最高速度でも
可能である。
ルけ≠計癲し司葉叶汝イ昇た４ｒ各；℃す←ス寸岬岐４
１聾癩←とドライバ・レシーバとを持ち、これらに共通
にデータ転送制御部とデータバ・ソファメモリとを設け
て、２個のバス間のデータ転送をバスとデータバッファ
メモリ間の転送２回に分けて行うように構成したもので
あり、これにより２つのバスのアービトレーションは、
お互いにもう一方のバスのアービトレーション動作と独
立して個別に行うことができ、又データ転送タイミング
は、データバッファメモリの速度を速い方のバスに追従
できるまで上げることにより、各バスでの最高速度でも
可能である。
次に、本発明について図面を５照して説明する。
第１図は本発明の一実施例の構成を示すブロック図であ
る０図においてバス接続制御部１とバス接続制御部３は
バスＡとバスＢとのインタフェース制御部でバスアービ
トレーションとアドレスなど各種バス制御信号の発生を
行う、データ転送制御部２は、ＣＰＵ等からＤ Ｍ Ａ
転送命令を受参りで、これをバスＡとデータバ・ソファ
メモリ５及びバスＢとデータバ・ソファメモリ５の各々
のデータ転送のシーケンスに分け、バス接続制御部１・
２へ命令を出す。ドライバ７・ルシーバ４・６は、バス
ＡあるいはバスＢとデータバラフチメモリ５との接続を
行う。
る０図においてバス接続制御部１とバス接続制御部３は
バスＡとバスＢとのインタフェース制御部でバスアービ
トレーションとアドレスなど各種バス制御信号の発生を
行う、データ転送制御部２は、ＣＰＵ等からＤ Ｍ Ａ
転送命令を受参りで、これをバスＡとデータバ・ソファ
メモリ５及びバスＢとデータバ・ソファメモリ５の各々
のデータ転送のシーケンスに分け、バス接続制御部１・
２へ命令を出す。ドライバ７・ルシーバ４・６は、バス
ＡあるいはバスＢとデータバラフチメモリ５との接続を
行う。
第１図と従来の技術を示す第２図との比較をすると、第
１図の本発明の場合はバスＡとバスＢに各々バス接続制
御部１・３があり、これによりバスＡとバスＢのアクセ
スを独立に行うことができる。ずなわち、バスＡ又はバ
スＢで見た場合では、データ転送に必要なアクセスは最
小で済むことになる。これが本発明の特徴である。
１図の本発明の場合はバスＡとバスＢに各々バス接続制
御部１・３があり、これによりバスＡとバスＢのアクセ
スを独立に行うことができる。ずなわち、バスＡ又はバ
スＢで見た場合では、データ転送に必要なアクセスは最
小で済むことになる。これが本発明の特徴である。
第３図（ａ＞および（ｂ）は両者のタイミングの違いを
表わしたものである。第３図（ａ＞のシーケンスが本発
明の場き、第３図（ｂ）のシーケンスが従来の技術によ
る場合である。これらの例ではバスＢはバスＡよりアク
セスが遅く、このうち第３図（ｂ）のシーケンスではバ
スＢのアービ一 トレーションがバスのアービトレーションより長くかか
った例である。参照符号１２の斜線部はバスアービトレ
ーションの時間の差によるバスＡのち時間であり、参照
符号１３の斜線部はアクセスタイミングの差によるバス
Ａの待ち時間である。
表わしたものである。第３図（ａ＞のシーケンスが本発
明の場き、第３図（ｂ）のシーケンスが従来の技術によ
る場合である。これらの例ではバスＢはバスＡよりアク
セスが遅く、このうち第３図（ｂ）のシーケンスではバ
スＢのアービ一 トレーションがバスのアービトレーションより長くかか
った例である。参照符号１２の斜線部はバスアービトレ
ーションの時間の差によるバスＡのち時間であり、参照
符号１３の斜線部はアクセスタイミングの差によるバス
Ａの待ち時間である。
これら参照符号１２および１３で表わされる待ち時間は
、２個のバスが全く同じ動作をしないかぎり必らず発生
するものであり、各バス（図ではバスＡ）の転送効率を
悪くしている。本発明の場合、すなわち第３図（ａ＞で
示されるシーケンスでは、この待ち時間は発生しない。
、２個のバスが全く同じ動作をしないかぎり必らず発生
するものであり、各バス（図ではバスＡ）の転送効率を
悪くしている。本発明の場合、すなわち第３図（ａ＞で
示されるシーケンスでは、この待ち時間は発生しない。
以上説明したように本発明は、２個のバス間のデータ転
送をバス・データメモリ間とデータメモリ・バス間の２
回に分割して行うように構成したことにより、２つのバ
ス間のＤＭＡ転送を各々のバスの性能に無関係に各バス
の最高性能・最大効率で実現できるという効果がある。
送をバス・データメモリ間とデータメモリ・バス間の２
回に分割して行うように構成したことにより、２つのバ
ス間のＤＭＡ転送を各々のバスの性能に無関係に各バス
の最高性能・最大効率で実現できるという効果がある。
第１図は本発明の一実施例の構成を示すプロッり図、第
２図は従来の技術によるＤＭＡ制御器の構成の一例を示
すプロ・・ツク図、第３図（ａ）・ （ｂ）は両者の夕
・イミングを表わした図表である。 １・・・・・・バス接続制御部Ａ、２・・・・・・デー
タ転送制御部、３・・・・・・バス接続制御部Ｂ、４・
・・・・・データバスドライバ７・ルシーバＡ、５・・
・・・・データバッファメモリ、６・・・・・・データ
バスドライバ／レシーバＢ、７・・・・・データ転送制
御部、８・・・・・・バス接続制御部、９・・・・・・
データバスドライバ／レシーバ、１２・１３・・・・・
・待ち時間。 ＄ １ 画
２図は従来の技術によるＤＭＡ制御器の構成の一例を示
すプロ・・ツク図、第３図（ａ）・ （ｂ）は両者の夕
・イミングを表わした図表である。 １・・・・・・バス接続制御部Ａ、２・・・・・・デー
タ転送制御部、３・・・・・・バス接続制御部Ｂ、４・
・・・・・データバスドライバ７・ルシーバＡ、５・・
・・・・データバッファメモリ、６・・・・・・データ
バスドライバ／レシーバＢ、７・・・・・データ転送制
御部、８・・・・・・バス接続制御部、９・・・・・・
データバスドライバ／レシーバ、１２・１３・・・・・
・待ち時間。 ＄ １ 画
Claims (1)
- ２個のバスの間でデータのＤＭＡ転送を行うＤＭＡコン
トローラにおいて、バスの制御を行うバス接続制御部と
データの入出力の制御を行うドライバ・レシーバとをお
のおののバスごとに備えいずれか一方のバスから転送さ
れたデータを書き込むと共に前記書き込まれたデータを
読み出して他の一方のバスに転送するデータバッファメ
モリを備えて成ることを特徴とするＤＭＡコントローラ
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19082286A JPS6346559A (ja) | 1986-08-13 | 1986-08-13 | Ｄｍａコントロ−ラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19082286A JPS6346559A (ja) | 1986-08-13 | 1986-08-13 | Ｄｍａコントロ−ラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6346559A true JPS6346559A (ja) | 1988-02-27 |
Family
ID=16264335
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19082286A Pending JPS6346559A (ja) | 1986-08-13 | 1986-08-13 | Ｄｍａコントロ−ラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6346559A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0223451A (ja) * | 1988-07-13 | 1990-01-25 | Fujitsu Ltd | Ｄｍａ転送方式 |
| JPH02226454A (ja) * | 1989-01-13 | 1990-09-10 | Internatl Business Mach Corp <Ibm> | コンピユータ・システムおよびそのデータ転送方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55135929A (en) * | 1979-04-10 | 1980-10-23 | Matsushita Electric Ind Co Ltd | Input/output control device |
| JPS6165351A (ja) * | 1984-09-06 | 1986-04-03 | Yokogawa Hokushin Electric Corp | 制御システム |
-
1986
- 1986-08-13 JP JP19082286A patent/JPS6346559A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55135929A (en) * | 1979-04-10 | 1980-10-23 | Matsushita Electric Ind Co Ltd | Input/output control device |
| JPS6165351A (ja) * | 1984-09-06 | 1986-04-03 | Yokogawa Hokushin Electric Corp | 制御システム |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0223451A (ja) * | 1988-07-13 | 1990-01-25 | Fujitsu Ltd | Ｄｍａ転送方式 |
| JPH02226454A (ja) * | 1989-01-13 | 1990-09-10 | Internatl Business Mach Corp <Ibm> | コンピユータ・システムおよびそのデータ転送方法 |
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