JPH07295949A - ２本のシステムバスを具備するマルチｃｐｕ処理システム - Google Patents
２本のシステムバスを具備するマルチｃｐｕ処理システムInfo
- Publication number
- JPH07295949A JPH07295949A JP8425694A JP8425694A JPH07295949A JP H07295949 A JPH07295949 A JP H07295949A JP 8425694 A JP8425694 A JP 8425694A JP 8425694 A JP8425694 A JP 8425694A JP H07295949 A JPH07295949 A JP H07295949A
- Authority
- JP
- Japan
- Prior art keywords
- cpu
- bus
- shared memory
- system bus
- buses
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Multi Processors (AREA)
Abstract
(57)【要約】
【目的】 システムバスを分割し、各システムバスに複
数のＣＰＵを接続し、負荷分散および機能分散を図った
マルチＣＰＵ処理システムを提供する。 【構成】 第１のＣＰＵ群１０1，１０2，〜，１０
nは、バス／割込み調停回路２０の調停に基づいて、シ
ステムバス６０に係わる処理を分担し、第２のＣＰＵ群
１０n+1，１０n+2，〜，１０mは、バス／割込み調停回
路５０の調停に基づいて、システムバス７０に係わる処
理を分担する。この処理に必要があるときはデュアルポ
ート共有メモリ４０が用いられる。第１のＣＰＵ群がシ
ステムバス７０側と通信をする必要が生じたときや、第
２のＣＰＵ群がシステムバス６０側と通信をする必要が
生じたときには、バス／割込み調停回路２０，５０は、
両者間を接続しているシステムバス間通信ライン８０お
よびデュアルポート共有メモリを介して、この通信を実
行させる。
数のＣＰＵを接続し、負荷分散および機能分散を図った
マルチＣＰＵ処理システムを提供する。 【構成】 第１のＣＰＵ群１０1，１０2，〜，１０
nは、バス／割込み調停回路２０の調停に基づいて、シ
ステムバス６０に係わる処理を分担し、第２のＣＰＵ群
１０n+1，１０n+2，〜，１０mは、バス／割込み調停回
路５０の調停に基づいて、システムバス７０に係わる処
理を分担する。この処理に必要があるときはデュアルポ
ート共有メモリ４０が用いられる。第１のＣＰＵ群がシ
ステムバス７０側と通信をする必要が生じたときや、第
２のＣＰＵ群がシステムバス６０側と通信をする必要が
生じたときには、バス／割込み調停回路２０，５０は、
両者間を接続しているシステムバス間通信ライン８０お
よびデュアルポート共有メモリを介して、この通信を実
行させる。
Description
【０００１】
【産業上の利用分野】本発明は密結合型共有メモリ方式
のマルチＣＰＵ処理システムに関する。
のマルチＣＰＵ処理システムに関する。
【０００２】
【従来の技術】マイクロコンピュータの発展と共に、複
数のマイクロコンピュータを用いた分散処理装置が広く
産業上利用されている。例えば、システムの性能を上げ
るためにマルチＣＰＵ方式がある。マルチＣＰＵ方式
は、処理方式によって分類すると、（１）各プロセッサ
が同一の機能を持ち、負荷を平等に分担する形態のシス
テムである、負荷分散型と、（２）各プロセッサがそれ
ぞれの専用の機能を持つ形態のシステムである機能分散
型とがある。また、結合方式による分類では、バスによ
る接続を特徴とする（１）密結合型とプロセッサ間通信
を特徴とする（２）疎結合型とがある。
数のマイクロコンピュータを用いた分散処理装置が広く
産業上利用されている。例えば、システムの性能を上げ
るためにマルチＣＰＵ方式がある。マルチＣＰＵ方式
は、処理方式によって分類すると、（１）各プロセッサ
が同一の機能を持ち、負荷を平等に分担する形態のシス
テムである、負荷分散型と、（２）各プロセッサがそれ
ぞれの専用の機能を持つ形態のシステムである機能分散
型とがある。また、結合方式による分類では、バスによ
る接続を特徴とする（１）密結合型とプロセッサ間通信
を特徴とする（２）疎結合型とがある。
【０００３】図２は密結合型共有メモリ方式のマルチＣ
ＰＵ処理システムの従来例を示すブロック図である。Ｃ
ＰＵ１１1，１１2，〜，１１pと、Ｉ／Ｏ３１1，３
１2，〜，３１qと、共有メモリ４１とがシステムバス６
１を介して接続されている。この場合、バス／割込み調
停回路は、各ＣＰＵ１１1，１１2，〜，１１pと基板上
で一体化されている。
ＰＵ処理システムの従来例を示すブロック図である。Ｃ
ＰＵ１１1，１１2，〜，１１pと、Ｉ／Ｏ３１1，３
１2，〜，３１qと、共有メモリ４１とがシステムバス６
１を介して接続されている。この場合、バス／割込み調
停回路は、各ＣＰＵ１１1，１１2，〜，１１pと基板上
で一体化されている。
【０００４】
【発明が解決しようとする課題】図２で示された従来の
マルチＣＰＵ処理システムは、ＣＰＵの数の増加に伴う
共有メモリへのアクセスのオーバヘッドが問題になる。
また、各ＣＰＵが同一バス上にあるために、バス／割込
み調停回路を各ＣＰＵの基板内に入れる必要があり、調
停回路が複雑となり、各基板の回路規模が大きくなると
いう問題がある。。また、疎結合型では、ＣＰＵ間通信
によるオーバヘッドが大きくなるため、これを極力小さ
くするように特別な回路等を工夫する必要がある。一
方、２機能分散型では、通常、各専用プロセッサへの適
切な機能割当てが必要であり、不適切な場合、マルチＣ
ＰＵ化した効果は得られないなどの各種問題点があっ
た。
マルチＣＰＵ処理システムは、ＣＰＵの数の増加に伴う
共有メモリへのアクセスのオーバヘッドが問題になる。
また、各ＣＰＵが同一バス上にあるために、バス／割込
み調停回路を各ＣＰＵの基板内に入れる必要があり、調
停回路が複雑となり、各基板の回路規模が大きくなると
いう問題がある。。また、疎結合型では、ＣＰＵ間通信
によるオーバヘッドが大きくなるため、これを極力小さ
くするように特別な回路等を工夫する必要がある。一
方、２機能分散型では、通常、各専用プロセッサへの適
切な機能割当てが必要であり、不適切な場合、マルチＣ
ＰＵ化した効果は得られないなどの各種問題点があっ
た。
【０００５】本発明は上記の負荷分散、機能分散に見ら
れる問題点を、負荷分散型をベースとして、バスの分割
とデュアルポートの共有メモリ、バス／割込み調停回路
を独立にすることにより解決した、簡便な構成で、処理
能力の向上と機能分散を図ったマルチＣＰＵ処理システ
ムを提供することを目的とする。
れる問題点を、負荷分散型をベースとして、バスの分割
とデュアルポートの共有メモリ、バス／割込み調停回路
を独立にすることにより解決した、簡便な構成で、処理
能力の向上と機能分散を図ったマルチＣＰＵ処理システ
ムを提供することを目的とする。
【０００６】
【課題を解決するための手段】上記問題を解決するため
に、本発明の密結合型共有メモリ方式のマルチＣＰＵ処
理システムは、第１，第２のシステムバスと、第１，第
２のシステムバスにそれぞれ接続され、第１，第２のシ
ステムバスにそれぞれ割込み要求を行なう第１，第２の
入出力装置と、第１，第２のシステムバスにそれぞれ接
続され、それぞれ密結合構成とされたた複数のＣＰＵか
らなる第１，第２のＣＰＵ群と、第１，第２のポートが
それぞれ第１，第２のシステムバスに接続され、第１，
第２のＣＰＵ群の共有メモリとして働くデュアルポート
共有メモリと、第１，第２のシステムバスにそれぞれ接
続され、第１，第２のＣＰＵ群がそれぞれ第１，第２の
システムバスに行なうバス獲得要求および割込み要求並
びに第１，第２の入出力装置がそれぞれ第１，第２のシ
ステムバスに行なう割込み要求を、それぞれ調停すると
ともに、第１のＣＰＵ群と第２のＣＰＵ群との間の通信
を、デュアルポート共有メモリを介して行なわせる第
１，第２のバス／割込み調停回路とを有する。
に、本発明の密結合型共有メモリ方式のマルチＣＰＵ処
理システムは、第１，第２のシステムバスと、第１，第
２のシステムバスにそれぞれ接続され、第１，第２のシ
ステムバスにそれぞれ割込み要求を行なう第１，第２の
入出力装置と、第１，第２のシステムバスにそれぞれ接
続され、それぞれ密結合構成とされたた複数のＣＰＵか
らなる第１，第２のＣＰＵ群と、第１，第２のポートが
それぞれ第１，第２のシステムバスに接続され、第１，
第２のＣＰＵ群の共有メモリとして働くデュアルポート
共有メモリと、第１，第２のシステムバスにそれぞれ接
続され、第１，第２のＣＰＵ群がそれぞれ第１，第２の
システムバスに行なうバス獲得要求および割込み要求並
びに第１，第２の入出力装置がそれぞれ第１，第２のシ
ステムバスに行なう割込み要求を、それぞれ調停すると
ともに、第１のＣＰＵ群と第２のＣＰＵ群との間の通信
を、デュアルポート共有メモリを介して行なわせる第
１，第２のバス／割込み調停回路とを有する。
【０００７】
【作用】第１のＣＰＵ群は、第１のバス／割込み調停回
路の調停に基づいて、第１のシステムバスに係わる処理
を分担し、第２のＣＰＵ群は、第２のバス／割込み調停
回路の調停に基づいて、第２のシステムバスに係わる処
理を分担する。この処理に必要があるときはデュアルポ
ート共有メモリが用いられる。第１のＣＰＵ群が第２の
システムバス側と通信をする必要が生じたときや、第２
のＣＰＵ群が第１のシステムバス側と通信をする必要が
生じたときには、第１，第２のバス／割込み調停回路
は、デュアルポート共有メモリを介して、この通信を実
行させる。
路の調停に基づいて、第１のシステムバスに係わる処理
を分担し、第２のＣＰＵ群は、第２のバス／割込み調停
回路の調停に基づいて、第２のシステムバスに係わる処
理を分担する。この処理に必要があるときはデュアルポ
ート共有メモリが用いられる。第１のＣＰＵ群が第２の
システムバス側と通信をする必要が生じたときや、第２
のＣＰＵ群が第１のシステムバス側と通信をする必要が
生じたときには、第１，第２のバス／割込み調停回路
は、デュアルポート共有メモリを介して、この通信を実
行させる。
【０００８】
【実施例１】次に、本発明の実施例について図面を参照
して説明する。図１は本発明のマルチＣＰＵ処理システ
ムの一実施例を示すブロック図である。ＣＰＵ１０1，
１０2，〜，１０nと、バス／割込み調停回路２０と、Ｉ
／Ｏ３０1，３０2，〜，３０iと、デュアルポート共有
メモリ４０の一方のポートとがシステムバス６０を介し
て接続されている。また、ＣＰＵ１０n+1，１０n+2，
〜，１０mと、バス／割込み調停回路５０と、Ｉ／Ｏ３
０i+1，３０i+2，〜，３０jと、デュアルポート共有メ
モリ４０の他方のポートとがシステムバス７０を介して
接続されている。バス／割込み調停回路２０，５０の間
はシステムバス間通信ライン８０により接続されてい
る。
して説明する。図１は本発明のマルチＣＰＵ処理システ
ムの一実施例を示すブロック図である。ＣＰＵ１０1，
１０2，〜，１０nと、バス／割込み調停回路２０と、Ｉ
／Ｏ３０1，３０2，〜，３０iと、デュアルポート共有
メモリ４０の一方のポートとがシステムバス６０を介し
て接続されている。また、ＣＰＵ１０n+1，１０n+2，
〜，１０mと、バス／割込み調停回路５０と、Ｉ／Ｏ３
０i+1，３０i+2，〜，３０jと、デュアルポート共有メ
モリ４０の他方のポートとがシステムバス７０を介して
接続されている。バス／割込み調停回路２０，５０の間
はシステムバス間通信ライン８０により接続されてい
る。
【０００９】次に図１の実施例のマルチＣＰＵ動作につ
いて説明する。システムバス６０に接続されたＣＰＵ１
０1，１０2，〜，１０nがシステムバス６０を使用しよ
うとするバス獲得要求は、バス／割込み調停回路により
調停され、調停された結果の信号を受けたＣＰＵがバス
マスタとなり、システムバス６０を使用する。
いて説明する。システムバス６０に接続されたＣＰＵ１
０1，１０2，〜，１０nがシステムバス６０を使用しよ
うとするバス獲得要求は、バス／割込み調停回路により
調停され、調停された結果の信号を受けたＣＰＵがバス
マスタとなり、システムバス６０を使用する。
【００１０】バスマスタのシステムバス６０の使用後、
システムバス６０に接続された他のＣＰＵからバス獲得
要求があれば、バス／割込み調停回路２０は、調停結果
をバス獲得要求したＣＰＵに通知する。また、Ｉ／Ｏ３
０1，３０2，〜，３０iおよびＣＰＵ１０1，１０2，
〜，１０nからの割込み要求も全て、バス／割込み調停
回路２０により処理される。ＣＰＵ１０1，１０2，〜，
１０nの間の通信は、デュアルポート共有メモリ４０を
用いて、データの共有および通信が可能である。
システムバス６０に接続された他のＣＰＵからバス獲得
要求があれば、バス／割込み調停回路２０は、調停結果
をバス獲得要求したＣＰＵに通知する。また、Ｉ／Ｏ３
０1，３０2，〜，３０iおよびＣＰＵ１０1，１０2，
〜，１０nからの割込み要求も全て、バス／割込み調停
回路２０により処理される。ＣＰＵ１０1，１０2，〜，
１０nの間の通信は、デュアルポート共有メモリ４０を
用いて、データの共有および通信が可能である。
【００１１】また、システムバス７０上の動作は、ＣＰ
Ｕ１０1，１０2，〜，１０nをＣＰＵ１０n+1，１
０n+2，〜，１０mに、Ｉ／Ｏ３０1，３０2，〜，３０i
をＩ／Ｏ３０ i+1，３０i+2，〜，３０jに、バス／割込
み調停回路２０をバス／割込み調停回路５０にそれぞれ
置き換えて考えれば、システムバス６０上の動作から容
易に理解できよう。
Ｕ１０1，１０2，〜，１０nをＣＰＵ１０n+1，１
０n+2，〜，１０mに、Ｉ／Ｏ３０1，３０2，〜，３０i
をＩ／Ｏ３０ i+1，３０i+2，〜，３０jに、バス／割込
み調停回路２０をバス／割込み調停回路５０にそれぞれ
置き換えて考えれば、システムバス６０上の動作から容
易に理解できよう。
【００１２】上述の実施例の説明で明らかなように、Ｃ
ＰＵ１０1，１０2，〜，１０nは、Ｉ／Ｏ３０1，３
０2，〜，３０iが要求する処理に対応できる同一の第１
のプログラムを実行可能にされているので、負荷を複数
のＣＰＵで分散して担うことができる。また、ＣＰＵ１
０n+1，１０n+2，〜，１０mもＩ／Ｏ３０i+1，３
０i+2，〜，３０jの要求する処理に対応できる同一の第
２のプログラムを実行可能にされているので、Ｉ／Ｏ３
０i+1，３０i+2，〜，３０jに対応してマルチＣＰＵ負
荷分散を実現できるとともに、ＣＰＵ１０1，１０2，
〜，１０nとは異なる第２のプログラムによる機能を働
かせることができる。つまり、システムバス６０とシス
テムバス７０とを分離することにより、各々のシステム
バス上のＩ／Ｏ固有の処理に適したプログラムを各シス
テムバス上のＣＰＵに適用できる。
ＰＵ１０1，１０2，〜，１０nは、Ｉ／Ｏ３０1，３
０2，〜，３０iが要求する処理に対応できる同一の第１
のプログラムを実行可能にされているので、負荷を複数
のＣＰＵで分散して担うことができる。また、ＣＰＵ１
０n+1，１０n+2，〜，１０mもＩ／Ｏ３０i+1，３
０i+2，〜，３０jの要求する処理に対応できる同一の第
２のプログラムを実行可能にされているので、Ｉ／Ｏ３
０i+1，３０i+2，〜，３０jに対応してマルチＣＰＵ負
荷分散を実現できるとともに、ＣＰＵ１０1，１０2，
〜，１０nとは異なる第２のプログラムによる機能を働
かせることができる。つまり、システムバス６０とシス
テムバス７０とを分離することにより、各々のシステム
バス上のＩ／Ｏ固有の処理に適したプログラムを各シス
テムバス上のＣＰＵに適用できる。
【００１３】上述のバス分離により、システムバス６０
側とシステムバス７０側とに負荷分散を図ることができ
るとともに、システムバス６０側とシステムバス７０側
とに異なる機能を分担させることにより機能分散が容易
に図れる。さらに、システムバス６０と、システムバス
７０とに別々に接続されたＣＰＵ１０1，１０2，〜，１
０nとＣＰＵ１０n+1，１０n+2，〜，１０mとの間の通信
（例えば、制御信号の授受）は、バス／割込み調停回路
２０，５０間のシステムバス間通信ライン８０を用いる
とともに、データをデュアルポート共有メモリ４を使用
して伝達すれば高速で実行できる。
側とシステムバス７０側とに負荷分散を図ることができ
るとともに、システムバス６０側とシステムバス７０側
とに異なる機能を分担させることにより機能分散が容易
に図れる。さらに、システムバス６０と、システムバス
７０とに別々に接続されたＣＰＵ１０1，１０2，〜，１
０nとＣＰＵ１０n+1，１０n+2，〜，１０mとの間の通信
（例えば、制御信号の授受）は、バス／割込み調停回路
２０，５０間のシステムバス間通信ライン８０を用いる
とともに、データをデュアルポート共有メモリ４を使用
して伝達すれば高速で実行できる。
【００１４】
【発明の効果】以上説明したように本発明は、密結合型
のマルチＣＰＵ処理システムにおいてシステムバスを分
割し、分割したシステムバスにデュアルポート共有メモ
リを接続使用することにより、それぞれのシステムバス
側に異なる機能を分担させ機能分散処理を実現するとと
もに、同一バス上に複数のＣＰＵを接続することによ
り、負荷分散処理を実現できる。つまり、バス分割と、
密結合型共有メモリマルチＣＰＵシステムとを組み合せ
ることにより、簡便な方法で、負荷分散と機能分散を同
時に実現できるとともに、従来の各個別の方式で問題と
なっていた事項に対して、影響を少なくできるだけでな
く、負荷分散と機能分散の能力および性能を向上できる
という効果を奏する。
のマルチＣＰＵ処理システムにおいてシステムバスを分
割し、分割したシステムバスにデュアルポート共有メモ
リを接続使用することにより、それぞれのシステムバス
側に異なる機能を分担させ機能分散処理を実現するとと
もに、同一バス上に複数のＣＰＵを接続することによ
り、負荷分散処理を実現できる。つまり、バス分割と、
密結合型共有メモリマルチＣＰＵシステムとを組み合せ
ることにより、簡便な方法で、負荷分散と機能分散を同
時に実現できるとともに、従来の各個別の方式で問題と
なっていた事項に対して、影響を少なくできるだけでな
く、負荷分散と機能分散の能力および性能を向上できる
という効果を奏する。
【図１】本発明のマルチＣＰＵ処理システムの一実施例
を示すブロック図である。
を示すブロック図である。
【図２】従来例を示すブロック図である。
１０1，１０2，〜，１０n，１０n+1，１０n+2，〜，１
０m ＣＰＵ ２０，５０ バス／割込み調停回路 ３０1，３０2，〜，３０i，３０i+1，３０i+2，〜，３
０j Ｉ／Ｏ ４０ デュアルポート共有メモリ ６０，７０ システムバス
０m ＣＰＵ ２０，５０ バス／割込み調停回路 ３０1，３０2，〜，３０i，３０i+1，３０i+2，〜，３
０j Ｉ／Ｏ ４０ デュアルポート共有メモリ ６０，７０ システムバス
Claims (4)
- 【請求項１】 密結合型共有メモリ方式のマルチＣＰＵ
処理システムであって、 第１，第２のシステムバスと、 第１，第２のシステムバスにそれぞれ接続され、第１，
第２のシステムバスにそれぞれ割込み要求を行なう第
１，第２の入出力装置と、 第１，第２のシステムバスにそれぞれ接続され、それぞ
れ密結合構成とされたた複数のＣＰＵからなる第１，第
２のＣＰＵ群と、 第１，第２のポートがそれぞれ第１，第２のシステムバ
スに接続され、第１，第２のＣＰＵ群の共有メモリとし
て働くデュアルポート共有メモリと、 第１，第２のシステムバスにそれぞれ接続され、第１，
第２のＣＰＵ群がそれぞれ第１，第２のシステムバスに
行なうバス獲得要求および割込み要求並びに第１，第２
の入出力装置がそれぞれ第１，第２のシステムバスに行
なう割込み要求を、それぞれ調停するとともに、第１の
ＣＰＵ群と第２のＣＰＵ群との間の通信を、デュアルポ
ート共有メモリを介して行なわせる第１，第２のバス／
割込み調停回路とを有することを特徴とするマルチＣＰ
Ｕ処理システム。 - 【請求項２】 第１，第２のバス／割込み調停回路は、
第１のＣＰＵ群と第２のＣＰＵ群との間の通信を、デュ
アルポート共有メモリを介して行なわせる際に、必要な
信号の授受を両者間を接続するシステムバス間通信ライ
ンを介して行なう請求項１記載のマルチＣＰＵ処理シス
テム。 - 【請求項３】 第１，第２のＣＰＵ群は、それぞれ異な
る機能を分担している請求項１記載のマルチＣＰＵ処理
システム。 - 【請求項４】 第１，第２の入出力装置は複数である請
求項１記載のマルチＣＰＵ処理システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8425694A JPH07295949A (ja) | 1994-04-22 | 1994-04-22 | ２本のシステムバスを具備するマルチｃｐｕ処理システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8425694A JPH07295949A (ja) | 1994-04-22 | 1994-04-22 | ２本のシステムバスを具備するマルチｃｐｕ処理システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07295949A true JPH07295949A (ja) | 1995-11-10 |
Family
ID=13825382
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8425694A Pending JPH07295949A (ja) | 1994-04-22 | 1994-04-22 | ２本のシステムバスを具備するマルチｃｐｕ処理システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07295949A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100736902B1 (ko) * | 2005-06-23 | 2007-07-10 | 엠텍비젼 주식회사 | 복수의 프로세서에 의한 메모리 공유 방법 및 장치 |
-
1994
- 1994-04-22 JP JP8425694A patent/JPH07295949A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100736902B1 (ko) * | 2005-06-23 | 2007-07-10 | 엠텍비젼 주식회사 | 복수의 프로세서에 의한 메모리 공유 방법 및 장치 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6101565A (en) | System for multisized bus coupling in a packet-switched computer system | |
| US4933838A (en) | Segmentable parallel bus for multiprocessor computer systems | |
| US5857090A (en) | Input/output subsystem having an integrated advanced programmable interrupt controller for use in a personal computer | |
| CA1241762A (en) | Interrupt mechanism for multi-microprocessing system having multiple busses | |
| EP1653370B1 (en) | Bus controller | |
| JPH07295949A (ja) | ２本のシステムバスを具備するマルチｃｐｕ処理システム | |
| EP0473453B1 (en) | Work station having a selectable CPU | |
| EP1193607B1 (en) | Apparatus and method for the exchange of signal groups between a plurality of components in a digital signal processor having a direct memory access controller | |
| US5933648A (en) | Configurable arbitration device for controlling the access of components to an arbiter or the like based on a control input | |
| KR100475438B1 (ko) | 데이터 버스 시스템 및 버스간 크로스 액세스 방법 | |
| JP2705955B2 (ja) | 並列情報処理装置 | |
| JPS6160162A (ja) | バス調停方式 | |
| JPS6346559A (ja) | Ｄｍａコントロ−ラ | |
| JPS63175964A (ja) | 共有メモリ | |
| KR100206471B1 (ko) | 동기식 전송시스템의 데이터통신채널 처리장치 | |
| GB2131581A (en) | Dual processor arrangement | |
| EP0537898B1 (en) | Computer system including video subsystem | |
| JPH05108553A (ja) | バス結合装置 | |
| JPS6194169A (ja) | マルチプロセツサシステム | |
| JPS62128348A (ja) | 多重デ−タ入出力制御回路 | |
| JPS63153662A (ja) | 半導体記憶装置 | |
| JPH05250315A (ja) | Ｃｐｕモジュールおよびマルチプロセッサシステム | |
| JPS62192845A (ja) | バス制御方式 | |
| JPH0427584B2 (ja) | ||
| JPH11224232A (ja) | 同時データ転送可能なコンピュータ・システム及び同時データ転送方法 |