JPS6346630B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は複数のバツフアメモリを用いて入出力
間でデータの信号形態を変換する信号変換方式に
関する。

複数のバツフアメモリを用いてその入出力間で
夫々データの信号変換及び速度変換を行つてデー
タを取り出すために、従来は各バツフアメモリに
夫々入出力アドレスカウンタを設け、各バツフア
メモリの入出力制御を夫々別々に行つていた。

このため、そのアドレスカウンタの動作をデー
タ入力時とデータ出力時とで夫々異ならせねばな
らず。その制御が複雑になる上、各バツフアメモ
リの制御系が夫々独立しているため夫々に同じ機
能の回路が必要となり、回路素子数が多くなり装
置が高価になる欠点があつた。また、各バツフア
メモリのアドレス指定ラインが夫々独立している
ため各バツフアメモリ及びその制御系を夫々まと
めて共通のプリント基板上に配置することができ
ず装置容積が増す欠点があつた。

本発明はこのような従来技術の有する欠点を除
去して回路素子数を減らして安価にし、且つプリ
ント基板上に構成する回路素子の実装密度を上げ
て装置をコンパクトにすることのできる信号変換
方式を提供することを目的とする。

この目的を達成するために、本発明はデータの
信号形態を変換するためのライン走査用アドレス
カウンタと多重走査用アドレスカウンタを各バツ
フアメモリに共通に設け、各バツフアメモリに切
り換えて使用するようにしたことを特徴とする。

以下、本発明の実施例をフアクシミリ装置に適
用した場合を例に採り、第１図乃至第３図を参照
して説明する。

第１図は本発明の一実施例をブロツク構成図
で、BM１，BM２は直交変換用バツフアメモ
リ、AMはアドレスマルチプレクサ、CDはチツ
プセレクトデコーダ、RACはリフレツシユ用ア
ドレスカウンタ、ACAは多重走査用アドレスカ
ウンタ、CCAは多重走査用チツプ指定アドレス
カウンタ、ACBはライン走査用アドレスカウン
タ、CCBはライン走査用チツプ指定カウンタ、
RDDはデータ分配回路、WDSはデータ選択器、
BMCはバツフアメモリ書き込み読み出し制御回
路、CPGはクロツクパルス発生回路である。

本発明が適用されるフアクシミリは、送信時、
画情報を副走査方向に、例えば、32ビツトずつ主
走査方向、例えば、1728ビツト位置毎に順次読み
取り、これをバツフアメモリで主走査方向1728ビ
ツトの画情報に変換し、データ圧縮を行つて送信
する。また、受信時にはライン毎の受信データを
伸張し、これをバツフアメモリで副走査方向32ビ
ツト分の画情報に変換して取り出し、順次主走査
方向1728ビツト位置毎に記録していく方式であ
る。

従つて、本実施例では、バツフアメモリBM
１，BM２は各メモリチツプが（32×1728）ビツ
トで構成され、送信時には32ビツト毎の多重走査
が行われて順次データが書き込まれる。一方、デ
ータが書き込まれた方のバツフアメモリからは
1728ビツト毎のライン走査が行われてデータが読
み出される。また受信時、バツフアメモリBM
１，BM２にはライン走査によつてデータの書き
込みが行われ、多重走査によつてデータの読み出
しが行われる。

これに伴つて、各バツフアメモリBM１，BM
２を書き込み、読み出し、リフレツシユするため
各アドレスカウンタRAC，ACA，ACBは機能別
に構成され各メモリ共通に使用される。

また、バツフアメモリBM１，BM２にはデー
タ選択回路WDSにより送信時には画情報読み取
り走査器からの多重走査データが、受信時にはデ
ータ伸張器からのライン走査データが入力され
る。

一方、バツフアメモリBM１，BM２からはデ
ータ分配回路RDDを介して送信時にはライン走
査データがデータ圧縮器に、また、受信時には多
重走査データが記録装置に出力される。

各バツフアメモリBM１，BM２は、バツフア
メモリ書き込み読み出し制御回路BMCの出力に
よつて切り換えられる。

クロツクパルス発生回路CPGは各アドレスカ
ウンタ、マルチプレクサ等を所定のタイミング動
作させるための回路である。

次にその動作を第２図及び第３図のタイムチヤ
ートを参照して説明する。

送信時と受信時とではバツフアメモリの入出力
データがライン走査用データであるか多重走査用
データであるかの違いだけで、信号変換動作はほ
ぼ同様に行われるので送信時における動作を以下
に説明する。

送信時、データ選択回路WDSは画情報読取装
置からのデータをバツフアメモリBM１，BM２
に入力する。また、データ分配器RDDはバツフ
アメモリBM１，BM２からデータをデータ圧縮
器に出力する。

バツフアメモリ書き込み読み出し制御回路
BMCはライン走査用チツプ指定カウンタCCBの
出力及び多重走査終了信号即ち副走査方向３２ラ
イン分の一括走査を行いながら主走査方向に移動
する走査器における有効走査終了信号に応じてバ
ツフアメモリBM１，BM２を交互に切り換え
る。

クロツクパルス発生回路CPGには、第２図に
示すように、このシステムを動作させる基準とな
るシステムクロツクａ，ｂ，ｃが入力されてい
る。

クロツクａはｂの２倍の周期で、その１周期は
読み出しデータ１ビツト分に相当する。またクロ
ツクｂの１周期は書き込みデータ１ビツト分に相
当する。

データ圧縮器からデータ読み出し要求ｄ、読取
装置からデータ書き込み要求が図示タイミング
でクロツクパルス発生回路CPGに入力すると回
路CPGからはCP２＝・・のタイミングで
多重走査用クロツクCP２が発生し、チツプ指定
カウンタCCAに入力する。また、これと共に、
第３図に示すように、多重走査の１走査期間即ち
３２ビツト分のデータ入力毎に信号CP４が発生
し、これがアドレスカウンタACAに入力する。

このとき制御回路BMCによりメモリBM１が
書き込みモード、メモリBM２が読み出しモード
になつているものとすれば、クロツクｂの１周期
間メモリBM１に入力しているデータWD１はカ
ウンタCCAにより指定されるメモリチツプのカ
ウンタACAにより指定されるアドレスに書き込
まれる。

また、回路CPGからCP3＝ｄ・ａ・ｂ・ｃのタ
イミングでライン走査用クロツクCP３が発生し、
アドレス指定カウンタACBに入力する。これと
共に、ライン走査期間即ち第３図に示す如く1728
ビツト分のデータ出力毎に発生する信号CP５が
ライン走査用チツプ指定カウンタCCBに入力す
る。

これによりメモリBM２の所定のメモリチツプ
の所定のアドレスからCP３の論理“１”の間に
出力する読取りデータをCP３のタイミングで発
生するストローブ信号により回路RDDで１周期
間保持し、データRD１，RD２，RD３，…を圧
縮器へ出力する。

更に回路CPGからはCP１＝ｂ・のタイミン
グでリフレツシユ用クロツクCP１が発生し、ア
ドレス指定カウンタRACに入力し、その論理
“１”の間所定のアドレスデータをリフレツユす
る。

従つて、各アドレス指定カウンタRAC，
ACA，ACBはクロツクCP１，CP２，CP３に基
づいて第２図で示すタイミングで時分割動作を行
い、メモリBM１の所定のメモリチツプに読取装
置からの多重走査用データの書き込み、バツフア
メモリBM２の所定のメモリチツプからライン走
査用データの読み出しを行う。

チツプ指定カウンタCCBは第３図に示す信号
CP５の立下りでカウント動作を行い、メモリ
BM１がデータで満され、メモリBM２が空にな
つた状態を制御回路BMCに知らせる。これによ
り、制御回路BMCはメモリ入出力動作モードを
切り換え、今度はメモリBM１を読み出しモー
ド、メモリBM２を書き込みモードに切り換え
る。この結果、送信時にはバツフアメモリBM
１，BM２に入力される多重走査データがライン
走査データに直交変換されて出力される。

このようにして、多重走査、ライン走査等の機
能を行わせるときのアドレス指定カウンタRAC，
ACA，ACB等を各バツフアメモリに共通に設
け、時分割動作させることにより、同じ機能を有
する回路を重複して設ける必要がなくなる結果、
構成が簡単且つ安価になる。また、各メモリBM
１，BM２のアドレス指定ラインを共通にするこ
とができるため、制御系及び各メモリを夫々まと
めて配置することができるので基板上のレイアウ
トが容易になり実装密度を上げることができる。

尚、上記実施例では送受信を行うフアクシミリ
装置に適用した例について説明したが、本発明は
これに限らず、送信専用あるいは受信専用のフア
クシミリ装置に適用できることは言う迄もない。

また、本発明はフアクシミリ以外の記録装置
等、走査方式の異なる装置間の信号形態を変換す
る場合にも適用できる。

また、各バツフアメモリをスタテイツクRAM
で構成した場合にはリフレツシユカウンタは不要
となる。しかし、大容量のメモリを必要とするシ
ステムにおいてメモリの実装密度を上げるにはダ
イナミツクRAMを用いた方が有利である。

また、上記実施例では全てのバツフアメモリを
同時にリフレツシユするように構成したが、この
リフレツシユ時間を分割し、メモリを分割してリ
フレツシユするようにしても良い。

更に、バツフアメモリから読み出すデータは異
なつたアドレスから読み出すようにすることもで
きる。

更にまた、各データの読み出し、書き込み要求
の入力形態によつてはリフレツシユを集中的に行
うことにより読み出し書き込みサイクルを早くす
ることもできる。

また、各アドレスカウンタRAC，ACA，ACB
を時分割的に動作させるためのクロツクCP１，
CP２，CP３の発生タイミングは任意に取り得る
ことは言う迄もない。

以上の記載の通り、本発明によればデータの信
号形態を変換するためのライン走査用アドレスカ
ウンタと多重走査用のアドレスカウンタを各バツ
フアメモリに共通に設け、各バツフアメモリに切
り換えて使用するようにしたので、回路構成が簡
単になつて使用する回路素子数を減少させること
ができる上、各メモリ及び制御系を夫々まとめて
配置することができるので実装密度が上り、装置
をコンパクト且つ安価に構成することができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す信号変換装置
のブロツク構成図、第２図及び第３図はその動作
を説明するためのタイムチヤートである。 BM１，BM２……バツフアメモリ、AM……
アドレスマルチプレクサ、CD……チツプセレク
ト・デコーダ、RAC……リフレツシユ用アドレ
ス指定カウンタ、ACA……多重走査用アドレス
指定カウンタ、CCA……多重走査用チツプ指定
カウンタ、ACB……ライン走査用アドレス指定
カウンタ、CCB……ライン走査用チツプ指定カ
ウンタ、WDS……データ選択回路、RDD……デ
ータ分配回路、BMC……バツフアメモリ書き込
み読み出し制御回路、CPG……クロツクパルス
発生回路。

Claims (1)

1. 【特許請求の範囲】 １ 複数のバツフアメモリを備え、該複数のバツ
   フアメモリの一つにデータを書き込む一方他のバ
   ツフアメモリから書き込まれたデータを読み出す
   ことによりデータの信号形態を変換して取り出す
   信号変換方式において、上記データを信号変換す
   るためのライン走査用アドレスカウンタと多重走
   査用アドレスカウンタを上記複数のバツフアメモ
   リに共通に設け、上記各アドレスカウンタを上記
   バツフアメモリの動作状態に対応して切り換えて
   使用するようにしたことを特徴とする信号変換方
   式。 ２ 特許請求の範囲第１項記載において、前記各
   アドレスカウンタを時分割動作させることにより
   前記複数のバツフアメモリを時分割に書き込み及
   び読み出し制御するようにしたことを特徴とする
   信号変換方式。 ３ 特許請求の範囲第１項記載において、前記バ
   ツフアメモリはフアクシミリ装置における送受信
   兼用のバツフアメモリであることを特徴とする信
   号変換方式。