JPH05143283A - データ速度変換装置 - Google Patents
データ速度変換装置Info
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- JPH05143283A JPH05143283A JP3304903A JP30490391A JPH05143283A JP H05143283 A JPH05143283 A JP H05143283A JP 3304903 A JP3304903 A JP 3304903A JP 30490391 A JP30490391 A JP 30490391A JP H05143283 A JPH05143283 A JP H05143283A
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Abstract
(57)【要約】
【目的】 本発明は、データバッファ内のデータが消失
されることを防止した信頼性の高いデータ速度変換装置
を提供することを目的としている。 【構成】 本発明において、データバッファ１、２、３
が書き込み可能の期間、チップセレクタ制御回路１４は
チップセレクタ４を介してスイッチ１６を端子ａ、ｂ、
ｃ、ａ…の順番に切り替えることにより、〔Ａ〕側から
入力されるデータがデータバッファ１、２、３、１…の
順番に書き込まれる。これらデータバッファを読み出し
可能にした時、これに同期してチップセレクタ制御回路
１５はチップセレクタ５を介してスイッチ１７を端子
ｃ、ａ、ｂ、ｃ、…の順番で切り替えることによって、
データバッファ３、１、２、３…からデータが順番に読
み出されて〔Ｂ〕に出力される。この際、同一のデータ
バッファが同時に書き込み用と読み出し用にならないよ
うに制御され、入力データと出力データの速度が変換さ
れる。
されることを防止した信頼性の高いデータ速度変換装置
を提供することを目的としている。 【構成】 本発明において、データバッファ１、２、３
が書き込み可能の期間、チップセレクタ制御回路１４は
チップセレクタ４を介してスイッチ１６を端子ａ、ｂ、
ｃ、ａ…の順番に切り替えることにより、〔Ａ〕側から
入力されるデータがデータバッファ１、２、３、１…の
順番に書き込まれる。これらデータバッファを読み出し
可能にした時、これに同期してチップセレクタ制御回路
１５はチップセレクタ５を介してスイッチ１７を端子
ｃ、ａ、ｂ、ｃ、…の順番で切り替えることによって、
データバッファ３、１、２、３…からデータが順番に読
み出されて〔Ｂ〕に出力される。この際、同一のデータ
バッファが同時に書き込み用と読み出し用にならないよ
うに制御され、入力データと出力データの速度が変換さ
れる。
Description
【０００１】
【産業上の利用分野】本発明はデータ通信等において伝
送されるデータの速度を変更するデータ速度変換装置に
関する。
送されるデータの速度を変更するデータ速度変換装置に
関する。
【０００２】
【従来の技術】従来、この種のデータ速度変換装置は、
ＤＳＵ内部にあり、端末側−ＤＳＵとＤＳＵ−ＯＣＵ間
の伝送データ速度が異なるため、伝送データの速度を変
換するために用いられる。図４は従来この種のデータ速
度変換装置の一例を示したブロック図である。ここで、
図中〔Ａ〕から〔Ｂ〕に向かってデータが伝送され、且
つこの〔Ａ〕と〔Ｂ〕の間でデータの速度が変更される
ものとする。読み出し書き込み選択回路９、１０はデー
タバッファ１、２に対して図５（Ａ）に示すように書込
許可信号をハイレベルとして、上記データバッファ１、
２を書き込み可能にする。チップセレクタ制御回路１３
は書き込み側チップセレクタ回路５を介してスイッチ１
６を端子ａ、ｂ、ａ…の順番に切り替えて、書き込み用
のデータバッファを所定の間隔で選択する。従って、図
５（Ｂ）に示す如く書き込み側チップセレクタ回路５は
データバッファ１、データバッファ２、データバッファ
３、データバッファ１…の順番で書き込み用データバッ
ファを選択する。これにより、〔Ａ〕から入力されたデ
ータは図５（Ｅ）に示す如く、データバッファ１、デー
タバッファ２、データバッファ１…に交互に書き込まれ
る。尚、図中網かけ部分がデータバッファ１へのアクセ
スを、白部分がデータバッファ２へのアクセスを示して
いる。
ＤＳＵ内部にあり、端末側−ＤＳＵとＤＳＵ−ＯＣＵ間
の伝送データ速度が異なるため、伝送データの速度を変
換するために用いられる。図４は従来この種のデータ速
度変換装置の一例を示したブロック図である。ここで、
図中〔Ａ〕から〔Ｂ〕に向かってデータが伝送され、且
つこの〔Ａ〕と〔Ｂ〕の間でデータの速度が変更される
ものとする。読み出し書き込み選択回路９、１０はデー
タバッファ１、２に対して図５（Ａ）に示すように書込
許可信号をハイレベルとして、上記データバッファ１、
２を書き込み可能にする。チップセレクタ制御回路１３
は書き込み側チップセレクタ回路５を介してスイッチ１
６を端子ａ、ｂ、ａ…の順番に切り替えて、書き込み用
のデータバッファを所定の間隔で選択する。従って、図
５（Ｂ）に示す如く書き込み側チップセレクタ回路５は
データバッファ１、データバッファ２、データバッファ
３、データバッファ１…の順番で書き込み用データバッ
ファを選択する。これにより、〔Ａ〕から入力されたデ
ータは図５（Ｅ）に示す如く、データバッファ１、デー
タバッファ２、データバッファ１…に交互に書き込まれ
る。尚、図中網かけ部分がデータバッファ１へのアクセ
スを、白部分がデータバッファ２へのアクセスを示して
いる。
【０００３】一方、読み出し書き込み選択回路９、１０
は図５（Ｃ）に示すように読み出し許可信号を周期的に
ハイレベルにして、データバッファ１、２を読み出し可
能状態にする。これと共に、チップセレクタ制御回路１
４は読み出し側チップセレクタ回路８を介してスイッチ
１７を端子ｂ、ａ、ｂ…の順番に切り替えて、図５
（Ｄ）に示すように読み出し用データバッファをデータ
バッファ２、データバッファ１、データバッファ２…の
順番に選択する。このため、データが図２（Ｆ）に示す
ように、データバッファ２、データバッファ１、データ
バッファ２…の順番にこれらデータバッファから読み出
され、読み出されたデータがスイッチ１７を介して
〔Ｂ〕側に出力される。
は図５（Ｃ）に示すように読み出し許可信号を周期的に
ハイレベルにして、データバッファ１、２を読み出し可
能状態にする。これと共に、チップセレクタ制御回路１
４は読み出し側チップセレクタ回路８を介してスイッチ
１７を端子ｂ、ａ、ｂ…の順番に切り替えて、図５
（Ｄ）に示すように読み出し用データバッファをデータ
バッファ２、データバッファ１、データバッファ２…の
順番に選択する。このため、データが図２（Ｆ）に示す
ように、データバッファ２、データバッファ１、データ
バッファ２…の順番にこれらデータバッファから読み出
され、読み出されたデータがスイッチ１７を介して
〔Ｂ〕側に出力される。
【０００４】ここで、各データバッファに対するデータ
は対応するアドレス発生回路から発生されるアドレス部
に書き込み用クロックＷＣＬＫに従って書き込まれる。
又、各データバッファからのデータの読み出しは対応す
るアドレス発生回路から発生されるアドレス部のデータ
を読み出し用クロックＲＣＬＫに従って読み出すことに
よって行われる。即ち、データバッファ１に対してはア
ドレス発生回路６が、データバッファ２に対してはアド
レス発生回路７が対応しており、各アドレス発生回路は
対応するデータバッファに書き込み／読み出しアドレス
を供給する。しかも、上記した書込用クロックＷＣＬＫ
と、読み出し用クロックＲＣＬＫの速度は異なるように
設定されているため、〔Ａ〕から入力されてきた時のデ
ータの速度と、スイッチ１７から〔Ｂ〕側に出力される
データの速度が異なり、データの速度変換がなされる。
は対応するアドレス発生回路から発生されるアドレス部
に書き込み用クロックＷＣＬＫに従って書き込まれる。
又、各データバッファからのデータの読み出しは対応す
るアドレス発生回路から発生されるアドレス部のデータ
を読み出し用クロックＲＣＬＫに従って読み出すことに
よって行われる。即ち、データバッファ１に対してはア
ドレス発生回路６が、データバッファ２に対してはアド
レス発生回路７が対応しており、各アドレス発生回路は
対応するデータバッファに書き込み／読み出しアドレス
を供給する。しかも、上記した書込用クロックＷＣＬＫ
と、読み出し用クロックＲＣＬＫの速度は異なるように
設定されているため、〔Ａ〕から入力されてきた時のデ
ータの速度と、スイッチ１７から〔Ｂ〕側に出力される
データの速度が異なり、データの速度変換がなされる。
【０００５】ところで、図４に示した従来の装置におい
て、図６に示すように読み出しと書き込みに異なるデー
タバッファが割り当てられている場合には何等の問題も
生じないが、同一のデータバッファにデータの書き込み
と読み出しを同時に割り当てた場合、このデータバッフ
ァ内のデータが読み出される前に消失してしまう可能性
がある。上記した図５は読み出し速度が書き込み速度に
比べて速い場合の図４に示した装置のデータ速度変換動
作を説明するタイムチャートである。例えば、書き込み
読み出し選択回路９、１０から出力される書込許可信号
が図５（Ａ）に示す如くハイレベルになると、チップセ
レクタ制御回路１３によって、書き込み用のデータバッ
ファとして図５（Ｂ）に示す如くデータバッファ１が選
択される。従って、図５（Ｅ）に示す如く前記書込許可
信号がハイレベルになった時点から〔Ａ〕側のデータが
データバッファ１に書き込まれる。
て、図６に示すように読み出しと書き込みに異なるデー
タバッファが割り当てられている場合には何等の問題も
生じないが、同一のデータバッファにデータの書き込み
と読み出しを同時に割り当てた場合、このデータバッフ
ァ内のデータが読み出される前に消失してしまう可能性
がある。上記した図５は読み出し速度が書き込み速度に
比べて速い場合の図４に示した装置のデータ速度変換動
作を説明するタイムチャートである。例えば、書き込み
読み出し選択回路９、１０から出力される書込許可信号
が図５（Ａ）に示す如くハイレベルになると、チップセ
レクタ制御回路１３によって、書き込み用のデータバッ
ファとして図５（Ｂ）に示す如くデータバッファ１が選
択される。従って、図５（Ｅ）に示す如く前記書込許可
信号がハイレベルになった時点から〔Ａ〕側のデータが
データバッファ１に書き込まれる。
【０００６】その後、図５（Ｃ）に示すように書き込み
読み出し選択回路９、１０が読出許可信号を出力すると
同時に、チップセレクタ制御回路１４が図５（Ｄ）に示
すようにチップセレクタ回路８によってデータバッファ
２を読み出し用として選択すると、図５（Ｆ）に示すよ
うにデータバッファ２からデータの読み出しが行われ、
このデータがスイッチ１７を介して〔Ｂ〕側に出力され
る。次にチップセレクタ制御回路１３がチップセレクタ
回路５によって書き込み用のデータバッファをデータバ
ッファ２に図５（Ｂ）に示す如く切り替えると、〔Ａ〕
側からの入力データはスイッチ１６を介して図５（Ｅ）
に示す如くデータバッファ２に書き込まれる。又、書き
込み読み出し選択回路９から出力されていた読出信号が
図５（Ｃ）に示す如くローレベルになると、図５（Ｆ）
に示す如くデータバッファ２からのデータの読出が停止
される。次に再び書き込み読み出し選択回路９の読出許
可信号が図５（Ｃ）に示す如くハイレベルになると同時
に、チップセレクタ制御回路１４がチップセレクタ８に
よってデータ読み出し側のデータバッファを図5(Ｄ) 示
す如くデータバッファ１に切り替えると、図５（Ｆ）に
示す如くこのデータバッファ１からのデータの読み出し
が開始され、読み出されたデータがスイッチ17を介して
〔Ｂ〕側に出力される。
読み出し選択回路９、１０が読出許可信号を出力すると
同時に、チップセレクタ制御回路１４が図５（Ｄ）に示
すようにチップセレクタ回路８によってデータバッファ
２を読み出し用として選択すると、図５（Ｆ）に示すよ
うにデータバッファ２からデータの読み出しが行われ、
このデータがスイッチ１７を介して〔Ｂ〕側に出力され
る。次にチップセレクタ制御回路１３がチップセレクタ
回路５によって書き込み用のデータバッファをデータバ
ッファ２に図５（Ｂ）に示す如く切り替えると、〔Ａ〕
側からの入力データはスイッチ１６を介して図５（Ｅ）
に示す如くデータバッファ２に書き込まれる。又、書き
込み読み出し選択回路９から出力されていた読出信号が
図５（Ｃ）に示す如くローレベルになると、図５（Ｆ）
に示す如くデータバッファ２からのデータの読出が停止
される。次に再び書き込み読み出し選択回路９の読出許
可信号が図５（Ｃ）に示す如くハイレベルになると同時
に、チップセレクタ制御回路１４がチップセレクタ８に
よってデータ読み出し側のデータバッファを図5(Ｄ) 示
す如くデータバッファ１に切り替えると、図５（Ｆ）に
示す如くこのデータバッファ１からのデータの読み出し
が開始され、読み出されたデータがスイッチ17を介して
〔Ｂ〕側に出力される。
【０００７】次に、チップセレクタ制御回路１３はチッ
プセレクタ回路５によって書き込み用データバッファを
図５（Ｂ）に示す如くデータバッファ１にする。これに
より、図５（Ｅ）で示すように〔Ａ〕側から入力データ
がスイッチ１６を介してデータバッファ１に書き込まれ
る。この時、図５（Ｆ）に示す如くデータバッファ１か
らはデータの読み出しも行われているため、図中イで示
した期間、データバッファ１に対してデータの書き込み
と読み出しが同時に行われることになる。このような、
一つのデータバッファに対して読み出しと書き込みが同
時に行われる期間は、図５（Ｅ）、（Ｆ）のロ、ハ、ニ
にあり、このような期間ではデータバッファ１又はデー
タバッファ２内のデータが読み出される前に、オーバー
ライトで新たなデータが書き込まれてしまい、読み出す
べきデータが失われ、前記新しく書き込まれたデータが
読み出されてしまうという不具合が生じる恐れがあっ
た。
プセレクタ回路５によって書き込み用データバッファを
図５（Ｂ）に示す如くデータバッファ１にする。これに
より、図５（Ｅ）で示すように〔Ａ〕側から入力データ
がスイッチ１６を介してデータバッファ１に書き込まれ
る。この時、図５（Ｆ）に示す如くデータバッファ１か
らはデータの読み出しも行われているため、図中イで示
した期間、データバッファ１に対してデータの書き込み
と読み出しが同時に行われることになる。このような、
一つのデータバッファに対して読み出しと書き込みが同
時に行われる期間は、図５（Ｅ）、（Ｆ）のロ、ハ、ニ
にあり、このような期間ではデータバッファ１又はデー
タバッファ２内のデータが読み出される前に、オーバー
ライトで新たなデータが書き込まれてしまい、読み出す
べきデータが失われ、前記新しく書き込まれたデータが
読み出されてしまうという不具合が生じる恐れがあっ
た。
【０００８】
【発明が解決しようとする課題】上記の如く、２個のデ
ータバッファを交互にデータ書き込み用とデータ読みだ
し用に切り替えて、データを書き込む時の速度と、デー
タを読み出す時の速度とを異なるものにすることによっ
て、データの速度を変換する従来のデータ速度変換装置
では、同一のデータバッファがデータの読み出し用と書
き込み用に同時に使用されることがあり、このような場
合、データバッファに書き込まれているデータを読み出
す前に新たなデータをオーバーライトで書き込んでしま
うと、既に書き込まれていたデータが消失し、その代わ
りに新たに書き込まれたデータが読み出されてしまうと
いう不具合が発生する恐れがあった。
ータバッファを交互にデータ書き込み用とデータ読みだ
し用に切り替えて、データを書き込む時の速度と、デー
タを読み出す時の速度とを異なるものにすることによっ
て、データの速度を変換する従来のデータ速度変換装置
では、同一のデータバッファがデータの読み出し用と書
き込み用に同時に使用されることがあり、このような場
合、データバッファに書き込まれているデータを読み出
す前に新たなデータをオーバーライトで書き込んでしま
うと、既に書き込まれていたデータが消失し、その代わ
りに新たに書き込まれたデータが読み出されてしまうと
いう不具合が発生する恐れがあった。
【０００９】そこで本発明は上記の欠点を除去するもの
で、いかなるタイミングにても同一のデータバッファが
データ書き込み用とデータ読み出し用に同時になること
を回避して、前記データバッファ内のデータが消失され
ることを防止した信頼性の高いデータ速度変換装置を提
供することを目的としている。
で、いかなるタイミングにても同一のデータバッファが
データ書き込み用とデータ読み出し用に同時になること
を回避して、前記データバッファ内のデータが消失され
ることを防止した信頼性の高いデータ速度変換装置を提
供することを目的としている。
【００１０】
【課題を解決するための手段】本発明は入力データをメ
モリに書き込んだ後、前記データを読み出して出力する
際に、前記データの書き込み速度と読みだし速度とを異
なる速度にすることによって、前記入力データと出力デ
ータの速度を変換するデータ速度変換装置において、３
個以上の複数のメモリと、これらメモリに前記入力デー
タを所定の順序で順番に書き込む書込制御手段と、これ
らメモリの中でデータの書き込み動作が行われていない
メモリを順番に選択し、選択されたメモリからデータを
読み出す読出制御手段とを具備した構成を有する。
モリに書き込んだ後、前記データを読み出して出力する
際に、前記データの書き込み速度と読みだし速度とを異
なる速度にすることによって、前記入力データと出力デ
ータの速度を変換するデータ速度変換装置において、３
個以上の複数のメモリと、これらメモリに前記入力デー
タを所定の順序で順番に書き込む書込制御手段と、これ
らメモリの中でデータの書き込み動作が行われていない
メモリを順番に選択し、選択されたメモリからデータを
読み出す読出制御手段とを具備した構成を有する。
【００１１】
【作用】本発明のデータ速度変換装置において、書込制
御手段は３個以上の複数のメモリと、これらメモリに前
記入力データを所定の順序で順番に書き込む。読出制御
手段はこれらメモリの中でデータの書き込み動作が行わ
れていないメモリを順番に選択し、選択されたメモリか
らデータを読み出す。
御手段は３個以上の複数のメモリと、これらメモリに前
記入力データを所定の順序で順番に書き込む。読出制御
手段はこれらメモリの中でデータの書き込み動作が行わ
れていないメモリを順番に選択し、選択されたメモリか
らデータを読み出す。
【００１２】
【実施例】以下、本発明の一実施例を図面を参照して説
明する。図１は本発明のデータ速度変換装置の一実施例
を示したブロック図である。１、２、３は伝送速度を変
換するデータが読み書きされるデータバッファ、４はス
イッチ１６を切り替えて書込用のデータバッファを選択
する書き込み側のチップセレクタ、５はスイッチ１７を
切り替えて読出用のデータバッファを選択する読み出し
側のチップセレクタ、６、７、８はデータバッファ１、
２、３に対する読み出し／書き込みアドレスを発生する
アドレス発生回路、９、１０、１１はデータバッファ
１、２、３に読出許可信号／書込許可信号を出力する読
み出し書き込み選択回路、１４はチップセレクタ４を制
御してデータバッファ１、２、３の中の１つをデータ書
き込み用に選択する制御を行うチップセレクタ制御回
路、１５はチップセレクタ５を制御してデータバッファ
１、２、３の中の１つをデータ読み出し用に選択する制
御を行うチップセレクタ制御回路である。
明する。図１は本発明のデータ速度変換装置の一実施例
を示したブロック図である。１、２、３は伝送速度を変
換するデータが読み書きされるデータバッファ、４はス
イッチ１６を切り替えて書込用のデータバッファを選択
する書き込み側のチップセレクタ、５はスイッチ１７を
切り替えて読出用のデータバッファを選択する読み出し
側のチップセレクタ、６、７、８はデータバッファ１、
２、３に対する読み出し／書き込みアドレスを発生する
アドレス発生回路、９、１０、１１はデータバッファ
１、２、３に読出許可信号／書込許可信号を出力する読
み出し書き込み選択回路、１４はチップセレクタ４を制
御してデータバッファ１、２、３の中の１つをデータ書
き込み用に選択する制御を行うチップセレクタ制御回
路、１５はチップセレクタ５を制御してデータバッファ
１、２、３の中の１つをデータ読み出し用に選択する制
御を行うチップセレクタ制御回路である。
【００１３】次に本実施例の動作について説明する。
〔Ａ〕から入力されるデータが本装置にて速度変換され
て〔Ｂ〕側に出力されるものとする。読み出し書き込み
選択回路９、１０、１１はデータバッファ１、２、３に
対して図２（Ａ）に示すように書き込み許可信号をハイ
レベルとして、これらデータバッファを書き込み可能に
する。チップセレクタ制御回路１４はチップセレクタ４
を介してスイッチ１６を端子ａ、ｂ、ｃ、ａ…の順番に
切り替えて書き込み用のデータバッファを図２（Ｂ）に
示す如くデータバッファ１、データバッファ２、データ
バッファ３、データバッファ１…の順番で選択する。こ
れにより、〔Ａ〕から入力されたデータは図２（Ｅ）に
示す如く、データバッファ１、データバッファ２、デー
タバッファ３、データバッファ１…に順番に書き込まれ
る。尚、図２の網かけ部分はデータバッファ１へのアク
セスを、白部分はデータバッファ２へのアクセスを、黒
部分はデータバッファ３へのアクセスを示している。
〔Ａ〕から入力されるデータが本装置にて速度変換され
て〔Ｂ〕側に出力されるものとする。読み出し書き込み
選択回路９、１０、１１はデータバッファ１、２、３に
対して図２（Ａ）に示すように書き込み許可信号をハイ
レベルとして、これらデータバッファを書き込み可能に
する。チップセレクタ制御回路１４はチップセレクタ４
を介してスイッチ１６を端子ａ、ｂ、ｃ、ａ…の順番に
切り替えて書き込み用のデータバッファを図２（Ｂ）に
示す如くデータバッファ１、データバッファ２、データ
バッファ３、データバッファ１…の順番で選択する。こ
れにより、〔Ａ〕から入力されたデータは図２（Ｅ）に
示す如く、データバッファ１、データバッファ２、デー
タバッファ３、データバッファ１…に順番に書き込まれ
る。尚、図２の網かけ部分はデータバッファ１へのアク
セスを、白部分はデータバッファ２へのアクセスを、黒
部分はデータバッファ３へのアクセスを示している。
【００１４】一方、読み出し書き込み選択回路９、１
０、１１は図２（Ｃ）に示すように読出許可信号を周期
的にハイレベルとしてデータバッファ１、２、３を周期
的に読み出し可能状態にする。これと共に、チップセレ
クタ制御回路１５は読み出し側チップセレクタ５を介し
てスイッチ１７を端子ｃ、ａ、ｂ、ｃ、…の順番に切り
替えて、図２（Ｄ）に示すように読み出し用データバッ
ファをデータバッファ３、データバッファ１、データバ
ッファ２…の順番に選択する。このため、図２（Ｆ）に
示すようにデータバッファ３、データバッファ１、デー
タバッファ２、データバッファ３…の順番にデータがデ
ータバッファから読み出され、読み出されたデータがス
イッチ１７を介して〔Ｂ〕側に出力される。
０、１１は図２（Ｃ）に示すように読出許可信号を周期
的にハイレベルとしてデータバッファ１、２、３を周期
的に読み出し可能状態にする。これと共に、チップセレ
クタ制御回路１５は読み出し側チップセレクタ５を介し
てスイッチ１７を端子ｃ、ａ、ｂ、ｃ、…の順番に切り
替えて、図２（Ｄ）に示すように読み出し用データバッ
ファをデータバッファ３、データバッファ１、データバ
ッファ２…の順番に選択する。このため、図２（Ｆ）に
示すようにデータバッファ３、データバッファ１、デー
タバッファ２、データバッファ３…の順番にデータがデ
ータバッファから読み出され、読み出されたデータがス
イッチ１７を介して〔Ｂ〕側に出力される。
【００１５】ここで、各データバッファに対するデータ
の書き込みは対応するアドレス発生回路から発生される
アドレスに書き込み用クロックＷＣＬＫに従って行われ
る。又、各データバッファからのデータの読み出しは対
応するアドレス発生回路から発生されるアドレスのデー
タを読み出し用クロックＲＣＬＫに従って読み出すこと
により行われる。即ち、データバッファ１に対してはア
ドレス発生回路７が、データバッファ２に対してはアド
レス発生回路７が、データバッファ３に対してはアドレ
ス発生回路６が対応しており、各アドレス発生回路は対
応するデータバッファに書き込み／読み出しアドレスを
供給する。しかも、上記した書込用クロックＷＣＬＫ
と、読み出し用クロックＲＣＬＫの速度は異なるように
設定されているため、〔Ａ〕から入力されてきた時のデ
ータの速度と、スイッチ１７から〔Ｂ〕側に出力される
データの速度が異なり、データの速度変換がなされる。
の書き込みは対応するアドレス発生回路から発生される
アドレスに書き込み用クロックＷＣＬＫに従って行われ
る。又、各データバッファからのデータの読み出しは対
応するアドレス発生回路から発生されるアドレスのデー
タを読み出し用クロックＲＣＬＫに従って読み出すこと
により行われる。即ち、データバッファ１に対してはア
ドレス発生回路７が、データバッファ２に対してはアド
レス発生回路７が、データバッファ３に対してはアドレ
ス発生回路６が対応しており、各アドレス発生回路は対
応するデータバッファに書き込み／読み出しアドレスを
供給する。しかも、上記した書込用クロックＷＣＬＫ
と、読み出し用クロックＲＣＬＫの速度は異なるように
設定されているため、〔Ａ〕から入力されてきた時のデ
ータの速度と、スイッチ１７から〔Ｂ〕側に出力される
データの速度が異なり、データの速度変換がなされる。
【００１６】本実施例によれば、図２の（Ｅ）、（Ｆ）
に示す如くデータが書き込まれているデータバッファと
データが読み出されているデータバッファとが同時に同
一のものになることが全くないため、データバッファか
らデータを読み出す前に新たなデータがオーバーライト
されてしまって前記読み出すべきデータが失われてしま
うということが原理上あり得ず、データ速度の変換をデ
ータの消失なしで確実に行うことができる。
に示す如くデータが書き込まれているデータバッファと
データが読み出されているデータバッファとが同時に同
一のものになることが全くないため、データバッファか
らデータを読み出す前に新たなデータがオーバーライト
されてしまって前記読み出すべきデータが失われてしま
うということが原理上あり得ず、データ速度の変換をデ
ータの消失なしで確実に行うことができる。
【００１７】図３は本発明の他の実施例を示したブロッ
ク図である。本例では、１個のデータバッファ２０を用
いており、このデータバッファ内を三つのメモリ領域２
１、２２、２３に区画している。しかも、各メモリ領域
２１、２２、２３はそれぞれ独立してデータの読み出し
／書き込みが行われるように制御されるので、前実施例
のデータバッファ１、２、３に対応している。読み出し
書き込み選択回路１１はデータバッファ２０に書込許可
信号を与えて、このデータバッファを書き込み可能にす
る。アドレス制御回路１６はアドレス発生回路６を制御
して、書込用アドレスを例えばメモリ領域２１の先頭ア
ドレスから順番に発生して、次にメモリ領域２２、メモ
リ領域２３、メモリ領域２１…の順番に書込用アドレス
をデータバッファ２０に供給する。従って、〔Ａ〕から
入力されるデータはメモリ領域２１、メモリ領域２２、
メモリ領域２３、メモリ領域２１…の順番に書込用クロ
ックＷＣＬＫに従って書き込まれる。
ク図である。本例では、１個のデータバッファ２０を用
いており、このデータバッファ内を三つのメモリ領域２
１、２２、２３に区画している。しかも、各メモリ領域
２１、２２、２３はそれぞれ独立してデータの読み出し
／書き込みが行われるように制御されるので、前実施例
のデータバッファ１、２、３に対応している。読み出し
書き込み選択回路１１はデータバッファ２０に書込許可
信号を与えて、このデータバッファを書き込み可能にす
る。アドレス制御回路１６はアドレス発生回路６を制御
して、書込用アドレスを例えばメモリ領域２１の先頭ア
ドレスから順番に発生して、次にメモリ領域２２、メモ
リ領域２３、メモリ領域２１…の順番に書込用アドレス
をデータバッファ２０に供給する。従って、〔Ａ〕から
入力されるデータはメモリ領域２１、メモリ領域２２、
メモリ領域２３、メモリ領域２１…の順番に書込用クロ
ックＷＣＬＫに従って書き込まれる。
【００１８】一方、読み出し書き込み選択回路１２は読
出許可信号をデータバッファ２０に所定の間隔で与える
ことにより、データバッファ２０を所定の間隔で読み出
し可能にする。これに伴って、アドレス制御回路１７は
アドレス発生回路７を制御して、読み出し用アドレスを
読み出し書き込み選択回路１２から読出許可信号が出て
いる期間、データバッファ２０に供給する。例えば、ア
ドレス発生回路７はメモリ領域２３の先頭アドレスから
順番にメモリ領域２１、メモリ領域２２、メモリ領域２
３…の読出用アドレスを前記アドレス許可信号に同期し
て発生するものとする。これにより、メモリ領域２３の
データが読み出し用クロックＲＣＬＫに従って読み出さ
れ、次にメモリ領域２１のデータが、メモリ領域２２の
データが、メモリ領域２３のデータが…同様に順番に読
み出されて〔Ｂ〕側に出力される。
出許可信号をデータバッファ２０に所定の間隔で与える
ことにより、データバッファ２０を所定の間隔で読み出
し可能にする。これに伴って、アドレス制御回路１７は
アドレス発生回路７を制御して、読み出し用アドレスを
読み出し書き込み選択回路１２から読出許可信号が出て
いる期間、データバッファ２０に供給する。例えば、ア
ドレス発生回路７はメモリ領域２３の先頭アドレスから
順番にメモリ領域２１、メモリ領域２２、メモリ領域２
３…の読出用アドレスを前記アドレス許可信号に同期し
て発生するものとする。これにより、メモリ領域２３の
データが読み出し用クロックＲＣＬＫに従って読み出さ
れ、次にメモリ領域２１のデータが、メモリ領域２２の
データが、メモリ領域２３のデータが…同様に順番に読
み出されて〔Ｂ〕側に出力される。
【００１９】本実施例では、データを独立して読み出し
書き込むメモリ領域が３個あるため、１つのメモリ領域
が同時にデータの読み出し用、書き込み用になることを
回避でき、前実施例と同様の効果がある。しかも、本例
ではデータバッファが１個で済むため、前実施例に比べ
て構成部品点数を削減することができ、装置を安価にす
ることができる。
書き込むメモリ領域が３個あるため、１つのメモリ領域
が同時にデータの読み出し用、書き込み用になることを
回避でき、前実施例と同様の効果がある。しかも、本例
ではデータバッファが１個で済むため、前実施例に比べ
て構成部品点数を削減することができ、装置を安価にす
ることができる。
【００２０】
【発明の効果】以上記述した如く本発明のデータ速度変
換装置によれば、いかなるタイミングにても同一のデー
タバッファがデータ書き込み用とデータ読み出し用に同
時になることを回避して、前記データバッファ内のデー
タが消失されることを防止して、装置の信頼性を向上さ
せることができる。
換装置によれば、いかなるタイミングにても同一のデー
タバッファがデータ書き込み用とデータ読み出し用に同
時になることを回避して、前記データバッファ内のデー
タが消失されることを防止して、装置の信頼性を向上さ
せることができる。
【図１】本発明のデータ速度変換装置一実施例を示した
ブロック図。
ブロック図。
【図２】図１に示した装置の動作を説明するタイムチャ
ート。
ート。
【図３】本発明の他の実施例を示したブロック図。
【図４】従来のデータ速度変換装置の一例を示したブロ
ック図。
ック図。
【図５】図４に示した装置を説明するタイムチャート。
【図６】図４に示した装置のデータバッファの使用順序
を示した図。
を示した図。
１、２、３…データバッファ ４、５…チップセレクタ ６、７、８…アドレス発生回路 ９、１０、１１…読み出し書き込み選択回路 １４、１５…チップセレクタ制御回路 １６、１７…スイッチ
Claims (2)
- 【請求項１】 入力データをメモリに書き込んだ後、前
記データを読み出して出力する際に、前記データの書き
込み速度と読みだし速度とを異なる速度にすることによ
って、前記入力データと出力データの速度を変換するデ
ータ速度変換装置において、３個以上の複数のメモリ
と、これらメモリに前記入力データを所定の順序で順番
に書き込む書込制御手段と、これらメモリの中でデータ
の書き込み動作が行われていないメモリを順番に選択
し、選択されたメモリからデータを読み出す読出制御手
段とを具備したことを特徴とするデータ速度変換装置。 - 【請求項２】 前記データが書き込まれ読み出される複
数のメモリの代わりに、一つのメモリ中を区画して形成
した複数の記憶エリアを用いたことを特徴とする請求項
１記載のデータ速度変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3304903A JPH05143283A (ja) | 1991-11-20 | 1991-11-20 | データ速度変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3304903A JPH05143283A (ja) | 1991-11-20 | 1991-11-20 | データ速度変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05143283A true JPH05143283A (ja) | 1993-06-11 |
Family
ID=17938681
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3304903A Withdrawn JPH05143283A (ja) | 1991-11-20 | 1991-11-20 | データ速度変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05143283A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06224943A (ja) * | 1993-01-22 | 1994-08-12 | Kokusai Electric Co Ltd | バッファ及びそのデータ変換方式 |
-
1991
- 1991-11-20 JP JP3304903A patent/JPH05143283A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06224943A (ja) * | 1993-01-22 | 1994-08-12 | Kokusai Electric Co Ltd | バッファ及びそのデータ変換方式 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990204 |