JPS634672A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ この発明は、半導体装置技術、さらには同一の半導体基
板内にてバイポーラ素子とＭＯＳ素子とが一緒に形成さ
れたバイポーラ−ＭＯ３型半導体集積回路装置に適用し
て有効な技術に関するもので、たとえば、高速高集積の
バイポーラ−ＣｉＶｌ　０Ｓ型５−ＲＡＭ　（スタチッ
ク型ＲＡＭ）に利用して有効な技術に関するものである
。

［従来の技術］ 最近、たとえば日経マグロウヒル社刊行［日経エレクト
ロニクス　１９８６年３月１０日号（ｎｏ、３９０）Ｊ
　１９９〜２１７頁に記載されているように、゛同一の
半導体基板内にバイポーラ素子とＣＭＯ３（コンプリメ
ンタリＭ　ＯＳ　）素子とを一緒に形成することによっ
て、低消費電力性と高速性を両立させるようにしたバイ
ポーラ−ＣＭ　Ｏ８型の５−ＲＡＭが開発されている。

第７図は、本発明者らによって検討されたバイポーラ−
ＣＭＯ３型Ｏ３ＲＡＭのデバイス構造を部分的に示す。

同図に示すＳＲＡＭはｐ−型シリコン半導体基板（ｐ−
ｓｕｂ）１を用いて構成されている。

ｐ−型シリコン半導体基板２には、ｐ型分離拡散層（ｐ
−ｉｓ□）２とｐ型ウェル拡散層（ｐ−ｗｅｌｌ）４を
上下に重ねたｐ導電型半導体領域と、ｎ十型埋込層（ｎ
−ＢＬ）３とｎ型ウェル拡散層（１−ｗｅｌｌ＞５を上
下に重ねたｎ導電型半導体領域とが形成されている。

ｐ導電型半導体領域では、ｎ十型ドレイン拡散層９ｄ、
ｎ十型ソース拡散層９Ｓ、およびゲート電極１１などに
よって、ｎチャンネルＭＯＳトランジスタＭ　ｎ　１　
、　Ｍ　ｎ　２が形成されている。そして、このｎチャ
ンネルＭＯＳトランジスタＭｎｌ。

Ｍ　ｎ　２を２つずつ用いてスタチック型の記憶回路ｍ
が構成されている。すなわち、２つのＭＯＳ）ランジス
タＭｎｌ、Ｍｎ２の各ソースを負側電源ＶＩ：Ｅ側に共
通接続するとともに、各ドレインをそれぞれ負荷抵抗Ｒ
１，Ｒ２を介して正側電源ＶＣＣに接続する。さらに、
両ＭＯＳトランジスタＭｎ１とＭｎ２のドレインとゲー
トを交互に結線することによって、いわゆるセット・リ
セット型のフリップフロップ回路が構成されている。こ
の場合、上記負荷抵抗Ｒ１，Ｒ２の抵抗値は、定常的に
消費される電流を極力少なくするために、たとえば数ギ
ガΩといったような非常に高い値に設定されている。こ
のような記憶回路ｍが多数配列されて形成されることに
よって、５−ＲＡＭの記憶部（記憶マット）１００が形
成されている。

−方、ｎ導電型半導体領域では、デコーダなどの周辺回
路部１１０を構成するためのバイポーラ・トランジスタ
Ｑ１およびｐチャンネルＭＯ３）−ランジスタＭｐ１な
どが形成されている。

バイポーラ・トランジスタＱ１は、ｎ＋型コレクタ集電
用拡散層（ＣＮ）６、ｐ型ベース拡散層７、およびｎ十
型エミッタ拡散層８などによって形成される。Ｃはコレ
クタ、Ｂはベー′ス、Ｅはエミッタをそれぞれ示す。こ
のバイポーラ・トランジスタＱ１は、バイポーラ素子と
ＭＯＳ素子とが複合化された、いわゆるバイポーラ−Ｃ
ＭＯＳ型論理回路の出力段を構成するために使用される
。

ｐチャンネルＭＯＳトランジスタＭｐｌは、ｐ＋型トド
レイン拡散層１０ｄｐ＋＋ソース拡散層１０ｓ、および
ゲート電極１１などによって形成される。このｐチャン
ネルＭ　ＯＳ　＋−ランジスタはＭｐｌは、上記バイポ
ーラ−ＣＭＯＳ型論理回路の論理部および前段側を構成
するために使用される。

第７図に部分的に示したバイポーラ−ＣＭＯ３型の５−
ＲＡＭは、その記憶部１００を低消費電力性および高集
積化適性にすぐれたＭＯＳ）ランジスタＭｎｌ、Ｍｎ２
で構成する一方、その周辺回路部１００を駆動性にすぐ
れたバイポーラ−ＣＭＯＳ型論理回路で構成することに
よって、低消費電力性と高速性とが両立して達成されて
いる。

［発明が解決しようとする問題点］ しかしながら、上述した技術には、次のような問題点の
あることが本発明者によってあきらかとされた。

すなわち、たとえば第７図に部分的に示した５−ＲＡＭ
にあって、その周辺回路部１１０のバイポーラ・トラン
ジスタＱ１が飽和動作したりすると、これによってｐ−
型シリコン半導体基板１にキャリアが注入されることが
ある。このキャリアの１注入が生じると、その−部ｉが
半導体基板１中を連送して記憶部１００内に達し、その
記憶部１００内のｎチャンネルＭＯ３）ランジスタＭｎ
ｌのｎ十型ドレイン拡散層９ｄからリーク電流Ｉｒを引
き出すように作用する。

あるいは別の見方をすると、同図中に破線を用いて示す
ように、バイポーラ・トランジスタＱ１の飽和動作など
によって、いずれかのｎ導電型領域における電位が相対
的に低下するようなことがあると、この電位が低下した
ｎ導電型領域をエミッタとし、基板１をベースとし、記
憶部１００内のＨ（高レベル）状慧となっているｎ十型
ドレイン拡散層９ｄをコレクタとするような寄生ｎｐｎ
バイポーラ・トランジスタＱｓｌ、Ｑｓ２．Ｑｓ３が生
じる。このような寄生ｎｐｎバイポーラ・トランジスタ
Ｑｓｌ、Ｑｓ２．Ｑｓ３が一つでも生じるようなことが
あると、これによって、Ｈ（高レベル）状態となってい
るドレイン拡散層９ｄからリーク電流Ｉｒが流れ出るよ
うになってしまう。

ここで、上述したリーク電流Ｉｒが記憶回路ｍを構成す
るｎチャンネルＭＯＳトランジスタＭｎ１のドレインか
ら流れ出る場合は、その流れ出る　′リーク電流Ｉｒが
たとえ僅かであっても、そのトレインのＨ（高レベル）
状態をＬ（低レベル）状態にまで引き下げるのに十分で
ある。というのは、そのドレインは、前述したように、
たとえば数ギガΩといったきわめて高い抵抗負荷Ｒ１，
Ｒ２を介して正側電源ＶＣＣに接続されている。このた
め、そのドレインは、極くわずかなリーク電流ｒｒでも
容易にＨ（高レベル）からしく低レベル）に引き下げら
れてしまう。この結果、２つのｎチャンネルＭＯＳトラ
ンジスタＭｎ　１　、Ｍｎ２の各ドレイン電位の高低に
よって保持されている記憶情報は簡単に破壊されてしま
う。

以上のように、たとえば第７図に示した５−ＲＡＭにあ
っては、基板１中を介して周辺回路部１１０から記憶部
１００内に達する運送キャリアによって、その記憶部１
００内の記憶情報が部分的に破壊されることがある、と
いう問題点を有していることが本発明者らによってあき
らかとされた。

本発明の目的は、上述した運送キャリアによる誤動作を
確実に防止できるようにする、という技術を提供するこ
とにある。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。

［問題点を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。

すなわち、半導体基板中を連送するキャリアによって誤
動作あるいは情報破壊を受けやすい回路が形成されてい
る部分の半導体領域全体を側方と下方の２方向から分離
する分離領域を形成する、というものである。

［作用］ 上記した手段によれば、仮に基板中に運送キャリアが注
入されるようなことがあっても、その運送キャリアは上
記分離領域によって一定領域内への移動が制限される。

これによって、たとえばＭ○Ｓトランジスタを用いた記
憶部における情報破壊あるいは誤動１ｔを確実に防止す
る、という目的が達成される。

［実施例コ 以下、本発明の好適な実施例を図面に基づいて説明する
。

なお、各図中、同一符号は同一あるいは相当部分を示す
。

第１図は、この発明による技術が適用された半導体集積
回路装置の要部における一実施例を示す。

同図に部分的に示す半導体集積回路装置は、基本的には
第７図に示したものと同様の５−ＲＡＭであって、ｐ−
型シリコン半導体基板（ρ−５ｕｂ）１を用いて構成さ
れている。

ｐ−型シリコン半導体基板１には、ｐ型分離拡散１（ｐ
−ｉｓｏ）２とｎ型ウェル拡散層（ｐ−ｗｅｌｌ）４を
上下に重ねたｐ導電型半導体領域と、ｎ型埋込層（ｎ−
ＢＬ）３とｎ型ウェル拡散層（ｎ−ｗｅｌｌ）５を上下
に重ねたｎ導電型半導体領域とが形成されている。

ｐ導電型半導体領域では、ｎ＋型トドレイン拡散層９ｄ
ｎ＋＋ソース拡散層９ｓ、およびゲート電１）Ｉｌｌな
どによって、ｎチャンネルＭ　ＯＳ　＋−ランジスタＭ
ｎｌ、Ｍｎ２が形成されている。そして、このｎチャン
ネルＭＯＳトランジスタＭ　ｎ　ｌ　。

Ｍｎ２を２つずつ用いてスタチック型の記憶回路ｍが構
成されている。すなわち、２つのＭＯＳ）ランジスタＭ
ｎｌ、Ｍｎ２の各ソースを負側電源ＶＥＥ側に共通接続
するとともに、各ドレインをそれぞれ負荷抵抗Ｒ１，Ｒ
２を介して正側電源ＶＣＣに接続する。さらに、両ＭＯ
ＳトランジスタＭｎ１とＭｎ２のドレインとゲートを交
互に結線することによって、いわゆるセット・リセット
型のフリップフロップ回路が構成されている。この場合
、上記負荷抵抗Ｒ１，Ｒ２の抵抗値は、定常的に消費さ
れる電流を極力少なくするために、たとえば数ギガΩと
いったような非常に高い値に設定されている。このよう
な記憶回路ｍが多数配列されて形成されることによって
、５−ＲＡＭの記憶部（記憶マット）１００が形成され
ている。

−方、ｎ導電型半導体領域では、デコーダなどの周辺回
路部１１０を構成するためのバイポーラ・トランジスタ
Ｑ１およびｐチャンネルＭＯＳトランジスタＭｐ１など
が形成されている。

バイポーラ・トランジスタＱ１は、ｎ型コレクタ集電用
拡散層（ＣＮ）６、ｐ型ベース拡散層７、およびｎ十型
エミッタ拡散層８などによって形成される。Ｃはコレク
タ、Ｂはベース、Ｅはエミッタをされされ示す。このバ
イポーラ・トランジス゛りＱｌは、バイポーラ素子とＭ
ＯＳ素子とが複合化された、いわゆるバイポーラ−ＣＭ
ＯＳ型論理回路の出力段を構成するために使用される。

ｐチャンネルＭＯＳトランジスタＭｐｌは、ｐ＋型ドレ
イン拡散層ｘｏｃｔ、ｐ＋型ソース拡散層１０ｓ、およ
びゲート電極１１などによって形成される。このｐチャ
ンネルＭＯＳトランジスタはＭｐｌは、上記バイポーラ
−ＣＭＯＳ型論理回路の論理部および前段側を構成する
ために使用される。

以上のようにして、記憶部１００を低消費電力性および
高集積化適性にすぐれたＭＯｓトランジスタＭｎｌ、Ｍ
ｎ２で構成する一方、その周辺回路部１００を駆動性に
すぐれたバイポーラ−ＣＭＯＳ型論理回路で構成するこ
とによって、低消費電力性と高速性とを両立させたバイ
ポーラ−〇Ｍ、Ｏ８型の５−ＲＡＭが構成されている。

ここで、第１図に示した実施例の５−ＲＡＭでは、上述
した構成に加えて、上記記憶回路ｍが形成された記憶部
１００全体を下方および側方がら３次元的に分離する分
離領域２０が形成されている。この分離領域２０は、互
いに連接して形成された第１．第２の２つの分離領域２
１．２２からなっている。第１の分離領域２１は、上記
記憶部１００の底を下方から塞ぐように形成されること
により、その記憶部１００を半導体基板１がら電気的に
分離する。第２の分離領域２２は、上記記憶部１００の
側方を取り囲むように形成されることにより、その記憶
部１００を周辺回路部１１０から電気的に分離する。さ
らに、実施例では、上記第１および第２の分岐領域２１
．２２がそれぞれ、上記記憶部１００の半導体下地とな
っているｐ導電型半導体領域とは反対のｎ導電型の拡散
層によって構成されている。そして、その分離領域２０
　（２１，２２）をなす拡散層は、正側電源■ＣＣに接
続されることにより定電位に保たれてるようになってい
る。

さて、以上のように構成された５−ＲＡＭでは、たとえ
ばバイポーラ・トランジスタＱ１の飽和動作などによっ
て基板１中にキャリアが注入され、この注入キャリアの
一部が基板１中を連送して記憶部１００内へ侵入しよう
としても、上述した分離領域２０によって、その侵入の
経路が側方および下方のいずれの方向からも遮断される
。

あるいは見方を変えて、仮に、周辺回路部１１０のバイ
ポーラ・トランジスタＱ１が飽和動作することなどによ
って、基板１をベースとするような寄生バイポーラ・ト
ランジスタＱｓｌができたとしても、その寄生バイポー
ラ・トランジスタＱｓｌのコレクタは、記憶部１００内
のｎ十型ドレイン拡散層９ｄではなく、その分離領域２
０に形成されるようになる。

いずれの場合も、記憶回路ｍをなすＭＯＳトランジスタ
Ｍｎｌ、Ｍｎｌのドレイン拡散層９ｄがらリーク電流Ｉ
ｒを引き出すようなこと生じない。

このようにして、ＭＯＳ）ランジスタＭｎｌ、Ｍｎ２を
用いた記憶部１００における情報破壊あるいは誤動作が
確実に防止されるようになっている。

次に、上述した構造をもつ半導体集積回路装置の製造方
法の実施例について説明する。

第２図（ａ）〜（ｅ）は、この発明による半導体集積回
路装置製造方法の第１の実施例をその主要な工程順に示
す。

第２図において、（ａ）では、ｐ−型シリコン半導体基
板（ｐ−ｓｕｂ）１に対して、窒化膜（図示省略）のパ
ターンをマスクとして酸化することにより、シリコン段
差２３を形成し、窒化膜を除去した後、ｎ導電性付与物
質である燐Ｐをイオン打込によってドープしている状態
を示す。シリコン段差２３は、次工程以降のフォト・レ
ジスト・パターンを分離領域２３に対して合わせるとき
の目印となるものである。これにより、ｎ型拡散層によ
る前記第１の分離領域２１が形成される。

酸化膜１２を全面的に除去した後、（ｂ）に示すように
、酸化膜１２°と窒化膜１３によるマスク・パターンを
形成する。

そして、（ｃ）に示すように、ｎ十型埋込層３を選択的
に拡散・形成する。

次に、（ｄ）に示すように、部分酸化膜１２をマスクと
してｐ型環電性付与物質であるホウ素Ｂをイオン打込む
ことによって、ｐ型分離拡散層３を選択的に形成する。

この後、（ｅ）に示すように、ｎ型ウェル拡散層（ｐ−
ｗｅｌｌ）４およびｎ型ウェル拡散層（ｎ−ｗｅｌｌ）
５を形成する。ｎ型ウェル拡散層４には、ｎ十型ドレイ
ン拡散層９ｄおよびｎ十型ソース拡散層９ｓなどによっ
てｎチャンネルＭＯＳトランジスタＭｎｌが形成される
。また、ｎ型ウェル拡散層５には、ｐ型ベース拡散層７
、ｎ＋＋エミッタ拡散層８およびコレクタ集電用のｎ＋
型型数散層ＣＮ）などによってｎｐｎバイポーラ・トラ
ンジスタＱ１が形成される。また、そのｎ型ウェル拡散
層５には、ｐ＋型トドレイン拡散層１０ｄよびＰ十型ソ
ース拡散層１０ｓなどによってｐチャンネルＭＯ３）ラ
ンジスタＭ　ｐ　１が形成される。１４は多結晶シリコ
ンなどによる電極を示す。

ｎチャンネルＭＯＳトランジスタのｎ型ウェル拡散層は
、コレクタ集電用拡散層（ＣＮ）およびｎ十型埋込層（
ＮＢＬ）をｎ型分離領域（Ｎ−ｉｓｏ）に連結させるよ
うに形成することにより、池のｐ型頭域から分離するこ
とができる。

以上のような工程により、ｎ型分離拡散層による前記第
１の分離領域２１と、ｎ十型埋込層３およびコレクタ集
電用ｎ十型拡散層６による前記第２の分離領域２２を有
する第１図の半導体集積回路装置が形成される。

第３図（ａ）〜（ｅ）は、この発明による半導体集積回
路装置製造方法の第２の実施例をその主要な工程順に示
す。

第３図においては、（ａ）に示すように、ｐ−型シリコ
ン半導体基板（ｐ−ｓｕｂ）１に、フォト・レジスト１
５と窒化膜１３をマスクとして、ｎ導電性は冬物質であ
る燐Ｐをイオン打込によって選択的にドープする。これ
により、ｎ型拡散層による第１の分離領域２１が形成さ
れる。

この後、酸化して分離領域２１の位置を示すシリコン段
差２３を形成するが、これ以降（ｂ）〜（ｅ）は、第２
図（ｂ）〜（ｅ）と同様の工程が行われる。

この第３図（ａ）〜（ｅ）に示した製造方法によれば、
（Ｃ）に示したように、埋込層（ＮＢＬ）を形成すると
きに生じるシリコン段差２４は、ｎ型分離領域（Ｎ−ｉ
ｓｏ）の位置を示すシリコン段差２３よるｎ型分離領域
（Ｎ−ｉｓｏ）の沈下を補償する方向に形成される。

よって、ｎチャンネルＭＯＳトランジスタＭｎ１とバイ
ポーラ・トランジスタＱ１およびｐチャンネルＭＯＳト
ランジスタＭｐｌとの間の段差をそれぞれ小さくし、後
続のフォト・レジスト工程におけるゲート等の加工バラ
ツキを低減できる、という利点が得られる。

第、４図（ａ）〜（ｆ）は、この発明による半導体集積
回路装置製造方法の第３の実施例をその主要な工程順に
示す。

第４図においては、（ａ）に示すように、ｐ−型シリコ
ン半導体基板（ｐ−ｓｕｂ）１に、厚く形成した酸化膜
１２をフォト・レジスト工程により選択除去した後、同
酸化膜１２をマスクとして、ｎ導電性付与物質である燐
Ｐをイオン打込によって選択的にドープする。これによ
り、ｎ型拡散層による第１の分離領域２１が形成される
。

この後、（ｂ）に示すように、表面の酸化膜１２を成長
させることを行う。すると、第１の分離領域２１をなす
ｎ型拡散層の半導体面が、酸化膜１２の成長によって、
その周辺よりも下方へ後退する方向に分離領域２１の位
１を示すシリコン段差２３が形成される。そして、その
次に、酸化膜１２を前面的に除去する。

これ以降（ｃ）〜（ｆ）は、第２図（ｂ）〜（ｅ）と同
様の工程が行われる。

第３図（ａ）〜（ｂ）に示した製造方法では、工程（ｄ
）において、埋込層（ＮＢＬ）上の酸化膜をマスクとし
てホウ素をドーピングし、ｐ型分離領域（ｐ−ｉｓｏ）
を埋込層（ＮＢＬ）のパターンに対して自己整合で形成
しなければならない。

このため、ｎ型分離領域（Ｎ−ｉｓｏ）上の酸化膜厚は
埋込層（ＮＢＬ）上の酸化膜厚の半分以下でなければな
らない。この結果、シリコン段差２３は、シリコン段差
２４の半分以下にしか形成できない。

しかし、第４図（ａ）〜（ｆ）に示した製造方法によれ
ば、シリコン段差２３の大きさは、シリコン段差２４に
関係なく決定できる。

よって、第３図に示した実施例と同様に、ｎチャンネル
ＭＯＳトランジスタＭｎｌとバイポーラ・トランジスタ
Ｑ１およびｐチャンネルＭ　ＯＳ　＋−ランジスタＭｐ
ｌとの間の段差をそれぞれさらに小さくし、後続のフォ
ト・レジスト工程における加工バラツキを防ぐことがで
きる、という利点が得られる。

第５図（ａ）〜（ｆ）は、この発明による半導体集積回
路装置製造方法の第４の実施例をその主要な工程順に示
す。

第５図においては、（ａ）に示すように、ｐ−型シリコ
ン半導体基板（ｐ−ｓｕｂ）１に、フォト・レジスト１
５ト窒ｆヒ膜１３をマスクとして、ｎ導電性付与物質で
ある燐Ｐをイオン打込によって選択的にドープする。こ
れにより、ｎ型拡散層による第１の分離領域２１が形成
される。

この後、（ｂ）に示すように、表面の酸化膜１２を成長
させることを行う、すると、第１の分離領域２１をなす
ｎ型拡散層の半導体面が、酸化膜１２の成長によって、
その周辺よりも下方へ後退する方向に分離領域２１の位
置を示すシリコン段差２３が形成される。

酸化膜を前面的に除去した後、（ｃ）〜（ｆ）では、第
２図（ｂ）〜（ｅ）と同様の工程が行われる。

第３図（ａ）〜（ｅ）に示した製造方法では、工程（ｄ
）において、埋込層（ＮＢＬ）上の酸化膜をマスクとし
てホウ素Ｂをドーピングすることにより、ｐ型分離領域
（ｐ−ｉｓｏ）領域を形成しなければならないため、ｎ
型分離領域（Ｎ−ｉｓｏ）上の酸化膜厚は、埋込層（Ｎ
ＢＬ）上の酸化膜厚の半分以下でなければならない。こ
のため。

シリコン段差２３は、シリコン段差２４の半分以下にし
か形成できない。

しかし、第５図に示した製造方法では、工程（ｂ）の後
に酸化膜１２を前面的に除去するので、シリコン段差２
３の大きさは、シリコン段差２４と関係なく決めること
ができる。

よって、ｎチャンネルＭＯＳトランジスタＭｎ１とバイ
ポーラ・トランジスタＱ１およびｐチャンネルＭＯＳト
ランジスタＭｐｌとの間のそれぞれの段差を小さくして
、後続のフォト・レジスト工程における加工バラツキを
防げるようになる、という利点が得られる。

第６図（ａ）〜（Ｃ）は、この発明による半導体集積回
路装置製造方法の第４の実施例をその主要な工程順に示
す。

第６図に示す製造方法では、先ず、（ａ＞に示すように
、ρ−型シリコン半導体基板１にρ型分離拡散層２およ
びｎ十型埋込層３をそれぞれ所定の領域に形成する。

次に、（ｂ）に示すように、フォト・レジスト１５をマ
スクとして、ｎチャンネルＭＯＳトランジスタＭｎｌが
形成されるｐ型分離拡散層２だけにｎ導電性付与物質で
あるヒ素Ａｓを選択的にイオン打込する。

この後、（Ｃ）に示すように、ｐ型分離拡散層２および
ｎ十型埋込層３を、その後にドープされたｐ型ウェル拡
散層（ｐ−ｗｅｌｌ）４およびｎ型ウェル拡散層（ｎ−
ｗｅｌｌ）５とともに、引き伸ばし拡散させると、ｐ型
分離拡散層２内にイオン打込されたヒ素Ａｓの拡散係数
が、そのｐ型分離拡散層２の導電付与物質であるホウ素
Ｂのそれよりも小さいことにより、そのｐ型分離拡散層
２中に前記第１の分離領域２１をなすｎ型拡散領域が形
成されるようになる。

これにより、第６図に示した実施例では、工程数をそれ
ほど増やさずに第１図に示した構造の半導体集積回路装
置を得ることができる。

以上、本発明者によってなされた発明を実施例にもとづ
き具体的に説明したが、本発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。たとえば、第２の分
離領域２２を溝によって構成してもよい。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるバイポーラ−ＣＭＯ
Ｓ型５−ＲＡＭに適用した場合について説明したが、そ
れに限定されるものではなく、たとえば、純Ｍ　ＯＳ型
のＳＲＡＭあるいは５−ＲＡＭ以外の論理半導体集積回
路装置などにも適用できる。

［１発明の効果］ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。

すなわち、半導体基板中を連送するキャリアによって誤
動作あるいは情報破壊を受けやすい回路が形成されてい
る部分の半導体領域全体を側方と下方の２方向から分離
する構成により、仮に基板中に連送キャリアが注入され
るようなことがあっても、上記回路における情報破壊あ
るいは誤動作を確実に防止することができるようになる
、という効果が得られる。

【図面の簡単な説明】

第１図はこの発明による技術が適用された半導体集積回
路装置の要部における一実施例を示す一部誇張断面図、 第２図（ａ）〜（ｅ）は第１図に示した構成をもつ半導
体集積回路装置の製造方法の第１実施例を工程順に示す
図、 第３図（ａ）〜（ｅ）は第１図に示した構成をもつ半導
体集積回路装置の製造方法の第２実施例を工程順に示す
図、 第４図（ａ）〜（ｆ）は第１図に示した構成をもつ半導
体集積回路装置の製造方法の第３実施例を工程順に示す
図、 第５図（ａ）〜（ｆ）は第１図に示した構成をもつ半導
体集積回路装置の製造方法の第４実施例を工程順に示す
図、 第６図（ａ）〜（ｃ）は第１図に示した構成をもつ半導
体集積回路装置の製造方法の第５実施例を工程順に示す
図、 第７図はこの発明に先立って検討された半導体集積回路
装置の部分断面図である。 １・・・ｐ−型シリコン半導体基板、２・・・ｐ型分離
拡散層（ｐ−ｉｓｏ）、３・・・ｎ十型埋込層（ｎ−Ｂ
Ｌ）、４・・・ｐ型ウェル拡散層（ｐ−ｗｅ　１１　）
　、ｎ型ウェル拡散層（ｎ　−ｗ　ｃ（ＣＮ）、２０・
・・記憶部１００を周辺回路部１１０から３次元的に分
離する分離領域、２１・・・第１の分離領域（ｎ型拡散
層）、２２・・・第２の分離領域（ｎ型拡散層）、Ｍｎ
ｌ、Ｍ１２・・・記憶回路ｍを構成するｎチャンネルＩ
ＶＩ　ＯＳトランジスタ、Ｑｌ・・・周辺回路部１００
に形成されるバイポーラ・Ｉ・ランジスタ、Ｍｐｌ・・
・周辺回路部１１０に形成されるｐチャンネルＭＯＳト
ランジスタ。 第　　４　　図 Ｐ 第　　４　　図 第　　５　　図 ρ 第　　５　　図

Claims (1)

1. 【特許請求の範囲】 １、単一の半導体基板にＭＩＳ（金属−絶縁物−半導体
   ）トランジスタによる記憶回路が多数形成された半導体
   装置であつて、上記記憶回路が形成される半導体領域を
   上記半導体基板から電気的に分離する第１の分離領域と
   、上記記憶回路が形成される半導体領域を周辺回路が形
   成される半導体領域から分離する第２の分離領域とが形
   成されていることを特徴とする半導体装置。 ２、上記第１および第２の分離領域はそれぞれ、上記記
   憶回路が形成される半導体領域と反対の導電型をなす拡
   散層によって構成されていることを特徴とする特許請求
   の範囲第１項記載の半導体装置。