JPS634676B2

JPS634676B2 -

Info

Publication number: JPS634676B2
Application number: JP56098688A
Authority: JP
Inventors: Yasuhiko Okuyama; Takeshi Takitani
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1981-06-24
Filing date: 1981-06-24
Publication date: 1988-01-29
Also published as: JPS57211583A

Description

【発明の詳細な説明】本発明は液晶表示装置等の電気光学的表示装置
を用いてデジタルで表示を行なう電子時計用集積
回路に関し、特に１種類の集積回路で表示桁数の
異なる表示装置を使用できる様にすることを目的
とする。

近年液晶表示装置等を用いてデジタル表示を行
なう電子時計では時、分、秒の表示の他に月、
日、曜日の表示、アラーム、クロノグラフ、デユ
アルタイム、12／24時間制の切り換え等の多機能
化が進められている。一方表示装置に於いても数
字表示だけでなくアルフアベツト表示、フラツグ
に依る表示、マーク表示等が行なえ得る様になつ
ている。

しかし従来に於いて、電子時計の機能が殆ど同
一であつても、表示装置の表示方法が異なる場
合、例えば４桁表示と６桁表示の場合には各々の
表示装置に全く別の集積回路（以下LSIと称す）
を用いなければならず、機能が等しいのにも拘ら
ず個別にLSIの設計及び製造を行なわなければな
らない不都合があつた。

本発明は上述した点に鑑みて為されたものであ
り、表示桁切換端子を設けることに依り、１つの
電子時計用LSIで表示桁の異なる表示装置を駆動
できる電子時計用LSIを提供するものである。以
下図面を参照して本発明を詳述する。

第１図は本発明の実施例を示すブロツク図であ
り、１は外付けされた水晶振動子に依つて基準周
波数を発生する発振回路、２は基準周波数から１
Hzの信号を得る分周回路、３は入力ゲート回路、
４〜１１は各々秒、分、時、日、月、曜、アラー
ム分、アラーム時カウンタであり、１２は各カウ
ンタの出力をデータラインDBに送出する送出回
路、１３はデータラインに送出されたデータをセ
グメント信号に変換するデコーダ、１４は各セグ
メント信号を保持する記憶回路、１５は表示装置
を駆動する駆動回路であり、また１６はキースイ
ツチSW₁，SW₂及びSW₃が接続されるキー入力回
路、１７はキースイツチSW₁，SW₂及びSW₃の機
能を決定するAND−OR ROM、１８はモードを
指定するモード制御回路、１９は各部の制御を行
なうタイミング制御回路、２０は表示桁を切り換
えるために設けられた表示桁数切り換え端子であ
る。

秒、分、時、日、月カウンタ４，５，６，７，
８は各々入力ゲート回路３を介して継続接続され
ており、分周回路２で作られた１Hzの信号は入力
ゲート回路３を介して秒カウンタ４に印加され計
数される。また曜日カウンタ９は７進カウンタで
あり、日カウンタ７と同様に時カウンタ６の桁上
げ信号が入力ゲート回路３を介して印加される。
アラーム分及びアラーム時カウンタ１０，１１は
アラーム時刻が設定される。入力ゲート回路３は
モード制御回路１８に依つて制御され、アラーム
設定及び修正状態に於いて、タイミング制御回路
１９から出力される修正信号が設定あるいは修正
されるべきカウンタに印加される。キー入力回路
１６は接続されたキースイツチSW₁，SW₂及び
SW₃のチヤタリング防止回路、微分回路及びキー
スイツチの閉成時間を計数するタイマー回路等か
ら成り、その出力はAND−OR ROM１７に印加
される。AND−OR ROM１７はモード制御回路
１８の出力及び表示桁数切り換え端子２０の信号
４／６SLが印加され、これらの条件に依つてキ
ースイツチSW₁，SW₂及びSW₃の機能を決定し、
モード制御回路１８に所定のモードを設定してい
る。モード制御回路１８はAND−OR ROM１７
の出力に対応して設けられたフリツプフロツプか
ら成り、その出力に依つて入力ゲート回路３の制
御及びタイミング制御回路１９の制御をしてい
る。タイミング制御回路１９には分周回路２の分
周出力、キー入力回路１６の出力、表示桁数切り
換え端子２０の信号４／６SL、及びモード制御
回路１８の出力とが印加され、これらに依り送出
回路１２及び記憶回路１４を制御する信号及び修
正信号を作ると共に各部回路の制御信号を出力し
ている。タイミング制御回路１９に依つて制御さ
れる送出回路１２は表示するべきカウンタの計数
内容を４ビツトで構成されるデータラインDBに
順次時系列的に送出するものであり、送出された
データはデコーダ１３に依りセグメント信号に変
換され、タイミング制御回路１９で制御される記
憶回路１４に保持される。この記憶回路１４は表
示装置の最大セグメント数及びフラツグ数に等し
いラツチ回路から構成され、セグメント信号はタ
イミング制御回路１９の出力で指定されたラツチ
回路に保持されるのである。このラツチ回路に保
持された内容は駆動回路１５に依つて表示装置に
印加され、表示される。

第２図ａ及びｂは第１図に示した電子時計用集
積回路に用いられる液晶表示装置の表示パターン
例であり、第２図ａは４桁に依る時刻表示、第２
図ｂは６桁に依る時刻表示である。曜日は共にフ
ラツグに依つて表示され、午前、午後表示はアル
フアベツトAM、PMで表示される。

第２図ａの４桁表示の場合、通常表示状態では
第１及び第２桁２１，２２に時が表示され第３及
び第４桁２３，２４に分が表示される。キースイ
ツチSW₁を押すと表示は月日に切り換わり第１及
び第２桁２１，２２に月が、第３及び第４桁２
３，２４に日が表示されると共に月日表示である
ことを示すマークDATEが表示される。更にキ
ースイツチSW₁を押すと表示は秒に切り換わり、
第３及び第４桁２３，２４に秒が表示される。ま
たキースイツチSW₂を押すと時分表示モードから
アラーム時刻表示モードになり、アラーム時刻の
時が第１及び第２桁２１，２２に分が第３及び第
４桁２３，２４に表示されると共にアラーム時刻
であることを示すマークALMが表示される。キ
ースイツチSW₃はアラーム修正モード及び時刻修
正モードに入るスイツチであり、各修正モードに
於いてキースイツチSW₂は修正要素の選択を行
い、キースイツチSW₁は修正の実行となる。修正
モードに於いて、時及び月は第１及び第２桁２
１，２２に表示され、分、秒及び日は第３及び第
４桁２３，２４に表示される。

一方第２図ｂの６桁表示の場合、通常表示状態
では第１及び第２桁２５，２６に時、第３及び第
４桁２７，２８に分、第５及び第６桁２９，３０
に秒が表示される。第５及び第６桁２９，３０に
表示される秒はキースイツチSW₁を押すことに依
り日を表示することができる。このとき日の表示
であることを示すマークDATEが共に表示され
る。この時刻表示モードに於いてキースイツチ
SW₂を押すとアラーム時刻の時が第１及び第２桁
２５，２６に分が第３及び第４桁２７，２８に表
示されると共にアラーム時刻表示であることを示
すALの文字が第５及び第６桁２９，３０に表示
される。キースイツチSW₃はアラーム修正モード
及び時刻修正モードに入るスイツチであり、各修
正モードに於いてキースイツチSW₂は修正要素を
選択するスイツチであり、キースイツチSW₁は修
正を実行するスイツチとなる。この修正モードに
於いて時は第１及び第２桁２５，２６に、分及び
月は第３及び第４桁２７，２８に、秒、日及びア
ラームマークALは第５及び第６桁２９，３０に
表示される。

この様に４桁表示と６桁表示とでは秒、月、日
の表示桁及びキースイツチSW₁の機能が異なつて
おり、これらは第１図に示された表示桁数切り換
え端子２０に印加する電位に依つて切り換えられ
ている。

第３図は第１図に示されたAND−OR ROM１
７とモード制御回路１８の一部論理回路である。
AND−OR ROM１７のAND入力にはキー入力
回路１６からの出力、即ちキースイツチSW₁，
SW₂あるいはSW₃が閉成されたことを示す各々の
信号SW₁ON，SW₂ON，SW₃ON及びキースイツ
チSW₁，SW₂，SW₃が開放されたことを示す信号
SWoff及びキースイツチSW₁，SW₂，SW₃が開放
されてから所定時間経過したことを示す信号
TIMERが入力され、またモード制御回路１８か
らの出力M₁，₁，M₂，₂，S₁，₁，S₂，₂及
びS₁＋S₂が入力されている。更に表示桁数切り換
え端子２０からの切り換え信号４／６SL及びそ
の反転信号が入力されている。一方OR出力はモ
ード制御回路１８に印加される信号MD₁，MD₂，
MD₃，SD₁，SD₂及びSφが設けられており、
AND部に於いて〇印の付された入力信号のAND
が取れた時のみその出力がOR部に出力され、
OR部からは〇印の付された出力信号が出力され
る。

モード制御回路１８は表示モードを制御するＤ
−タイプフリツプフロツプ３１，３２及びＴ−フ
リツプフロツプ３３と修正モードを制御するＤ−
タイプフリツプフロツプ３４，３５から成り、フ
リツプフロツプ３１，３２，３３には各々対応す
るOR出力MD₁，MD₂，MD₃が入力され、その出
力はM₁，M₂及びM₃であり、一方フリツプフロ
ツプ３４，３５には各々対応するOR出力SD₁，
SD₂が入力され、その出力はS₁，S₂として出力さ
れている。信号SφはANDゲート３６に入力され
フリツプフロツプ３１，３２，３４，３５のクロ
ツクとして用いられる分周回路２からの分周出力
φ１０を制御している。フリツプフロツプ３１，
３２，３３で決定される表示モードは第９図ａに
示される如く設定されており、M₁，M₂が共に
“０”の時はノーマル表示状態で曜、時、分表示
となり、６桁表示の場合にはM₃が“０”のとき
曜、時、分、秒表示、M₃が“１”のときは曜、
時、分、日表示となる。M₁が“１”、M₂が“０”
のときはアラーム時刻表示であり、M₁が“０”、
M₂が“１”のときは４桁表示の時の曜、月、日
表示となり、M₁，M₂が共に“１”のときは４桁
表示の時の秒表示となる。またフリツプフロツプ
３４，３５で決定される修正モードは第９図ｂに
示される如く、S₁，S₂が共に“０”のときは非修
正状態、S₁が“１”、S₂が“０”のときM₁、M₂
共に“１”の場合４桁表示の秒修正、M₁，M₂が
共に“０”の場合６桁表示の秒修正、M₁が
“０”、M₂が“１”の場合曜修正となり、S₁が
“０”でS₂が“１”のとき、M₁M₂共に“０”の
場合は時修正、M₁が“１”M₂が“０”の場合は
アラーム時刻の時修正、M₁が“０”M₂が“１”
の場合は月修正となり、更にS₁，S₂が共に“１”
のとき、M₁，M₂共に“０”の場合は分修正、
M₁が“１”M₂が“０”の場合はアラーム時刻の
分修正、M₁が“０”M₂が“１”の場合は日修正
となつている。

このモードを決定するフリツプフロツプ３１，
３２，３３，３４，３５はAND−OR ROM１７
で決定されるキースイツチSW₁，SW₂及びSW₃の
機能に基いてセツトされる。キースイツチSW₁，
SW₂及びSW₃の機能は第３図に示すａ〜ｕまで設
定されており、６と付されたものは６桁表示のみ
の機能、４と付されたものは４桁表示のみの機
能、何も付されてないものは４桁及び６桁表示に
共通する機能である。

第３図に於いて、表示桁数切り換え端子２０に
６桁を選択する様電圧が印加されると、切り換え
信号４／６SLは“１”となる。ノーマル表示状
態では信号M₁，M₂，M₃，S₁及びS₂は“０”で
あり、曜、時、分、秒が表示されている。そこで
キースイツチSW₁が閉成されるとSW₁ONが
“１”となり、機能(a)のみに於いて論理積
SW₁ON・₁・₂・₁・₂・４／６SL＝１とな
る。従つてOR出力はMD₃及びSφが“１”となり
フリツプフロツプ３３がセツトされ出力M₃が
“１”となつて時、分、日表示が行なわれるが、
フリツプフロツプ３１，３２，３４，３５は
“０”を記憶したままであり、ノーマル表示状態
が保持されている。更にキースイツチSW₁が閉成
されると再びMD₃及びSφが“１”になりフリツ
プフロツプ３３は反転しM₃は“０”となつて時、
分、秒表示になる。一方切り換え信号４／６SL
を“０”として４桁表示にした場合、キースイツ
チSW₁を閉成すると、機能(c)に於いてのみ論理積
SW₁ON・₁・₂・₁・₂・４６＝１とな
り、MD₂及びSφが“１”となる。これに依りフ
リツプフロツプ３２がセツトされ出力M₂が“１”
となり、月日表示が行なわれる。この状態でキー
スイツチSW₁を閉成すると機能(d)に於いてのみ論
理積SW₁ON・₁・M₂・₁・₂＝１となり、
MD₁，MD₂及びSφが“１”となり、フリツプフ
ロツプ３１，３２がセツトされ出力M₁及びM₂が
“１”となり、秒表示が行なわれる。更にこの状
態でキースイツチSW₁を閉成すると機能(e)に於い
てのみ論理積SW₁ON・M₁・M₂・₁・₂＝１と
なり、Sφのみが“１”となのでフリツプフロツ
プ３１，３２はリセツトされノーマル表示状態に
復帰する。また月日表示状態にしてキースイツチ
SW₁を開成してから一定時間経過するとタイマー
出力TIMER及びSWoffが“１”になり、機能(f)
に於いて論理積SWoff・TIMER・₁・M₂・
S₁・₂＝１となり、Sφのみが出力されフリツプ
フロツプ３１，３２がリセツトされノーマル表示
状態に復帰する。一方４桁表示及び６桁表示に共
通する機能の場合は表示桁数切り換え信号４／６
SL及び４６は論理積に組み込まれない。例
えば機能(b)の場合は論理積SW₂ON・₁・₂・
S₁・₂とすることに依りキースイツチSW₂を閉成
するとMD₁及びSφが“１”となり、フリツプフ
ロツプ３１がセツトされノーマル表示モードから
アラーム時刻表示モードになる。

この様にAND−OR ROM１７のAND部に於
いて、そのときのモードを示すモード制御回路１
８の出力信号の論理積に依つてキースイツチ
SW₁，SW₂及びSW₃の機能が決定され、更に４桁
表示のみあるいは６桁表示のみの機能の場合には
表示桁数切り換え信号４／６SL又は４６を
論理積に組み込むことに依つて機能が切り換えら
れ、OR部からの出力信号を決定された機能とな
る様となる様に選ぶことに依りモード制御回路１
８に所定のモードが設定されるのである。

４桁表示と６桁表示及びモードに依つて表示形
態が異なることは前述した通りであるが、モード
制御回路１８に依つて決定された表示を行なうた
めの回路を以下に示し説明する。

第４図は第１図に示された入力ゲート回路、
秒、分、時、日、月、曜、アラーム分、アラーム
時の各カウンタ４〜１１及び送出回路１２の詳細
なブロツク図である。各カウンタ４〜１１の入力
には入力ゲート回路３に含まれる制御ゲート３７
〜４３が設けられており、制御ゲート３７〜４１
には前段のカウンタからの桁上げ信号及びタイミ
ング制御回路１９から出力される修正パルスSP
が入力され、更に制御ゲート３７〜４１を制御す
る信号SP₁〜SP₅がモード制御回路１８の出力
M₁，M₂，S₁，S₂を基に入力ゲート回路３で作ら
れて印加されている。一方制御ゲート４２，４３
には修正パルスSPと入力ゲート回路３内で作ら
れた信号SP₆及びSP₇が各々印加される。制御ゲ
ート３７〜４１は修正モード以外では前段カウン
タの桁上げ信号を後段カウンタに印加する働きを
するが、修正モードに於いては桁上げ信号を禁止
し修正パルスSPを後段カウンタに印加するもの
であり、これらの動作は信号SP₁〜SP₅に依つて
制御される。一方制御ゲート４２，４３はアラー
ム時刻の修正モードに於いて信号SP₆及びSP⁷に
依つて制御され、修正パルスSPをアラーム分カ
ウンタ１０あるいはアラーム時カウンタ１１に印
加する。

各カウンタ４〜１１の桁毎の４ビツトバイナリ
ー出力は送出回路１２を構成する送出ゲート４４
〜５８に各々印加され、送出ゲート４４〜５８の
出力は４ビツトから成るデータラインDB１〜４
に接続される。またデータラインDB１〜４には
送出ゲート５９，６０，６１が接続されており、
送出ゲート５９にはアラームがセツトされたとき
アラームマークを点灯するためのアラームマーク
信号ALSと４桁表示の場合のアラーム時刻表示
のとき“ALM”文字を表示するALM信号と時カ
ウンタ６から午前及び午後を示すAM及びPM信
号と日表示を示すDATE信号が印加されている。
一方送出ゲート６０，６１には６桁表示の場合の
アラーム時刻表示のとき、表示装置の第６桁に
“Ｌ”を、第５桁に“Ａ”を表示するためのパタ
ーンジエネレータ６２，６３が接続されている。

これら送出ゲート４４〜６１にはタイミング制
御回路１９から各々制御信号CT１〜CT１８が印
加され、そのゲートの開閉が制御され、ゲートが
開かれるとカウンタのバイナリー出力がデータラ
インDB１〜４に送出される。データラインDB
１〜４はデコーダ１３の入力に印加される。

第５図は第１図に示されたデコーダ１３と記憶
回路１４のブロツク図である。デコーダ１３には
データラインDB１〜DB４が入力され、周知の
如く４ビツトのバイナリーコードを７個のセグメ
ント信号ａ〜ｇに変換する。またデコーダ１３に
は制御ラインDB５が印加されている。この制御
ラインDB５は修正モードに於いて被修正要素を
点滅させる場合及び所定の表示を消す場合に
“１”となる信号であり、制御ラインDB５が
“１”の期間はデータラインDB１〜４にデータ
が送出されても、セグメント信号ａ〜ｇはすべて
“０”となる。

記憶回路１３は曜日を表示する７個のフラツグ
に対応するラツチ回路６４と、第１桁のセグメン
ト１ａ〜１ｇに対応するラツチ回路６５と、第２
桁のセグメント２ａ〜２ｇに対応するラツチ回路
６６と、第３桁のセグメント３ａ〜３ｇに対応す
るラツチ回路６７と、第４桁のセグメント４ａ〜
４ｇに対応するラツチ回路６８と、第５桁のセグ
メント５ａ〜５ｇに対応するラツチ回路６９と、
第６桁のセグメント６ａ〜６ｇに対応するラツチ
回路７０と、AM、PM、DATE、ALMの文字
及びALMマークに対応するラツチ回路７１とか
ら構成されている。また各ラツチ回路６４〜７１
のラツチ入力Ｌには各々対応するデコーダ１３の
出力ａ〜ｇが印加されており、更にラツチ回路６
４〜７１のクロツク端子φには各々所定の制御信
号Lφ₁〜Lφ₈が印加される。制御信号Lφ₁〜Lφ₈は
タイミング制御回路１９に依つて作られ、Lφ₁か
ら順次Lφ₈まで所定のタイミングで“１”となる
パルスである。各ラツチ回路６４〜７１はクロツ
ク端子φに印加された制御信号Lφ₁〜Lφ₈が“１”
となつたときにデコーダ１３から出力された信号
ａ〜ｇを記憶保持するものであり、制御信号Lφ₁
〜Lφ₂…Lφ₈の順番、即ちラツチ回路７０，６９，
６８，６７，６６，６５，７１，６４の順に記憶
保持が繰り返えされ、その記憶された内容は常時
出力Ｑから出力される。

第６図は第５図に示された制御信号Lφ₁〜Lφ₈
を作るタイミング制御回路１９の一部回路図であ
る。先ず制御信号Lφ₁〜Lφ₈を作る前にタイミン
グ信号T₁〜T₃及びＴ４Ａ，Ｔ４Ｂを分周回路２
からの分周出力φ₈〜φ₁₀を用いてNORゲート７２
〜７６に依つて作る。NORゲート７２の出力T₁
は論理積₉・₁₀、NORゲート７３の出力T₂は
論理積φ₉・₁₀、NORゲート７４の出力T₃は論
理積₉・φ₁₀、NORゲート７５の出力Ｔ４Ａは論
理積₈・φ₉・φ₁₀、NORゲート７６の出力Ｔ４Ｂ
は論理積φ₈・φ₉・φ₁₀となるタイミング信号であ
る。このタイミング信号T₁，T₂，T₃，Ｔ４Ａ，
Ｔ４Ｂは各々インバータ７７を介して所定の
NORゲート７８〜８５に印加される。またNOR
ゲート７８，８０，８２にはタイミング信号T₁
〜T₃の半分のパルス幅となるφ₈が印加され、
NORゲート７９，８１，８３には₈が印加され
る。即ちφ₈に依りタイミング信号T₁，T₂，T₃は
各々NORゲート７８と７９、NORゲート８０と
８１、NORゲート８２と８３に分配されるので
ある。一方分周回路２からの分周出力φ₅がクロ
ツク端子φに印加されたフリツプフロツプ８６の
Ｌ入力に分周出力φ₆及びφ₇を入力とするNAND
ゲート８７の出力を印加し、更にＬ入力と出力
を入力とするNORゲート８８に依つてラツチク
ロツクパルスLCLが作られる。このパルスLCL
はインバータ８９を介してNANDゲート７８〜
８５に入力されている。

第７図は第６図に示された回路のタイミング図
である。分周回路２の分周出力φ₅〜φ₁₀は順次1/2
づつ分周されたパルスである。タイミング信号
T₁，T₂，T₃，Ｔ４Ａ，Ｔ４Ｂは分周出力φ₁₀の
一周期間に順次時系列的にパルスが出力される信
号であり、タイミング信号T₁，T₂，T₃のパルス
幅は分周出力φ₈の一周期と同じであり、一方タ
イミング信号Ｔ４Ａ及びＴ４Ｂはタイミング信号
T₁，T₂，T₃のパルス幅の1/2となつている。ラ
ツチクロツクLCLは周期が分周出力φ₇と等しく
パルス幅は分周出力φ₅と等しくなつており、タ
イミング信号T₁〜Ｔ４Ｂが出力される期間に８
個のパルスが出力されている。制御信号Lφ₁〜
Lφ₈はラツチクロツクLCLとタイミング信号T₁〜
Ｔ４Ｂに同期して順次時系列的にラツチクロツク
LCLのパルス幅と等しいパルスが出力され、タ
イミング信号T₁のパルス期間中に制御信号Lφ₁と
Lφ₂、タイミング信号T₂のパルス期間中に制御信
号Lφ₃とLφ₄、タイミング信号T₃のパルス期間中
に制御信号Lφ₅とLφ₆、タイミング信号Ｔ４Ａの
パルス期間中に制御信号Lφ₇、タイミング信号Ｔ
４Ｂのパルス期間中に制御信号Lφ₈が出力される
のである。即ちタイミング信号T₁のパルス期間
では表示装置の第６、第５桁に表示される内容が
第５図に示されたラツチ回路７０，６９に記憶さ
れ、タイミング信号T₂のパルス期間では第４、
第３桁に表示される内容がラツチ回路６８，６７
に、タイミング信号T₃のパルス期間では第２、
第１桁に表示される内容がラツチ回路６６，６５
に、タイミング信号Ｔ４Ａのパルス期間ではマー
ク及び文字の表示内容がラツチ回路７１に、また
タイミング信号Ｔ４Ｂのパルス期間では曜日の表
示内容がラツチ回路６４に記憶されるのである。
従つて各タイミング信号T₁，T₂，T₃，Ｔ４Ａ，
Ｔ４Ｂに同期させて第４図に示されたカウンタの
計数内容あるいは各種データラインDB１〜４に
送出することに依り、その表示が所定の場所に表
示されるのである。データの送出は前述した如く
送出ゲート４４〜５８を制御する制御信号CT１
〜CT１８に依つて行なわれるが、この制御信号
CT１〜CT１８はタイミング信号T₁，T₂，T₃，
Ｔ４Ａ，Ｔ４Ｂと同期し更にモード制御回路１８
の出力M₁，M₂，S₁，S₂及び表示桁数切り換え信
号４／６SLに依つて制御される。

第８図は第１図に示されたタイミング制御回路
１９の一部回路図であり、制御信号CT１〜CT１
８を作る回路である。先ず制御信号CT１〜CT１
８を作る為に秒送出タイミング信号sec、分送出
タイミング信号min、時送出タイミング信号
hour、日送出タイミング信号day、月送出タイミ
ング信号month、曜送出タイミング信号week、
マーク送出タイミング信号mark、“AL”文字送
出タイミング信号AL、アラーム分送出タイミン
グ信号ALmin、アラーム時送出タイミング信号
ALhourをタイミング信号T₁，T₂，T₃，Ｔ４Ａ，
Ｔ４Ｂ及びモード制御回路１８の出力M₁，M₂，
M₃，S₁，S₂及びその反転信号及び表示桁数切り
換え信号４／６SL及び４６をゲート回路９
０に依つて作る。ゲート回路９０はモード制御回
路１８の出力内容及び表示桁数切り換え信号４／
６SLに依つてタイミング信号T₁，T₂，T₃，Ｔ４
Ａ，Ｔ４Ｂをいずれの送出タイミング信号に出力
するかを選択するものである。ゲート回路９０か
ら出力された送出タイミング信号（week及び
markを除く）はANDゲート９１，９２及びイン
バータ９３から成る切り換え回路に於いて、第６
図に示されたタイミング信号T₁，T₂，T₃を各々
１／２に振分ける分周出力φ₈に依つて同一タイミン
グで切り換えられて出力される。この出力が制御
信号CT１〜CT１０及びCT１３〜CT１８であ
る。尚CT１１及び１２はタイミング信号Ｔ４Ａ
及びＴ４Ｂが用いられるため曜送出タイミング信
号week及びマーク送出タイミング信号markがそ
のままCT１１及びCT１２として出力されてい
る。またゲート回路９０からはデコーダ１３を制
御し表示の点滅及び表示の消灯を行なう制御ライ
ンDB５が出力される。

次にゲート回路９０の動作及び機能を第９図
ａ，ｂを参照して説明する。第９図ａはモード制
御回路１８の出力M₁，M₂，M₃の状態に於ける
表示内容と、その表示内容とするために４桁表示
と６桁表示の各場合でのタイミング信号T₁，T₂，
T₃，Ｔ４Ａ，Ｔ４Ｂに於ける制御信号CT１〜１
８の出力のされ方を示す。また第９図ｂはモード
制御回路１８の出力S₁，S₂の状態に於ける機能を
示す。

M₁，M₂及びM₃が“０”のときタイミング信
号T₁が印加されたANDゲート９４に於いて論理
積M₁，M₂・M₃・T₁＝１となるのでT₁のタイミ
ングに於いて制御信号CT１及びCT２が出力さ
れ、また₁及び₂が印加されたANDゲート９
５，９６ではタイミング信号T₂及びT₃に於いて
各々論理積が“１”となり、T₂のタイミングに
於いてCT３，４が、T₃のタイミングに於いて
CT５，６が出力される。しかし４桁表示の場合
には第５桁及び第６桁を駆動する出力端子は表示
装置には接続されていないのでT₁のタイミング
に於いて出力端子から第５及び６桁のセグメント
駆動信号が出力されても表示は為されないが、不
要な出力信号を出さない様にするためのタイミン
グ信号T₁と４桁表示であることを示す４６
との論理積をANDゲート９７で取り、その出力
に依りすべてのモードのT₁のタイミングに於い
てゲート９８を開くことに依り制御ラインDB５
を“１”にする。DB５が“１”になることに依
り第５図に示されたデコーダ１３のセグメント出
力ａ〜ｇはすべて“０”となり第５桁及び第６桁
に対応するラツチ回路６９，７０には“０”が記
憶される。また₁・Ｔ４Ｂの論理積を取るAND
ゲート９９に依りＴ４ＢのタイミングでCT１１
が出力され、Ｔ４ＡのタイミングでCT１２が出
力される。従つて制御信号CT１，CT２，CT３，
CT４，CT５，CT６，CT１２，CT１１のタイ
ミング順に第４図に示された秒カウンタ４の一の
位、十の位、分カウンタ５の一の位、十の位、時
カウンタ６の一の位、十の位各マーク信号及び曜
カウンタ９の内容がデータラインDB１〜４に送
出され、第５図に示されたデコーダ１３を介して
各々ラツチ回路７０，６９，６８，６７，６６，
６５，７１，６４に記憶されることに依り、ノー
マル表示即ち時刻表示が為される。

一方６桁表示の場合M₁，M₂が“０”でM₃が
“１”となると、タイミング信号T₁に於いて
ANDゲート９４の論理積₁・₂・₃・T₁＝０
となるのでT₁のタイミングではCT１，２は出力
されなくなるがANDゲート１００に於いて論理
積₁・₂・M₃・T₁＝１となるためT₁のタイミ
ングに於いてCT７，８が出力される。従つて第
５及び第６桁には日表示が為されると共にマーク
DATEを表示する信号が第４図に示された送出
ゲート５９からＴ４Ａのタイミングで送出され
る。

M₁が“１”、M₂が“０”のモードになると、
論理積M₁・₂・T₁＝１となるANDゲート１０
１の出力に依りT₁のタイミングでCT１３，１４
が、論理積M₁・₂・T₂＝１となるANDゲート
１０２の出力に依りT₂のタイミングでCT１５，
１６が、論理積M₁・₂・T₃＝１となるANDゲ
ート１０３の出力に依りT₃のタイミングでCT１
７，１８が出力され、更にＴ４Ａのタイミングで
CT１２が出力されるがＴ４Ｂのタイミングでは
ANDゲート９９に於ける論理積₁・Ｔ４Ｂ＝０
となるためCT１１は出力されない。一方ANDゲ
ート１０４に於いてＴ４Ｂ・M₁＝１となるため
Ｔ４Ｂのタイミングでゲート９８が開かれ制御ラ
インDB５が“１”となる。従つて第１、２桁に
はアラーム時、第３、４桁にはアラーム分が表示
され、４桁表示の場合にはALM文字、６桁表示
の場合には第５、６桁に“AL”の文字が表示さ
れるが、曜日は表示されなくなる。

次にM₁が“０”、M₂が“１”のモードの場合、
ANDゲート１０５には４桁表示のときタイミン
グ信号T₂が、６桁表示のときタイミング信号T₁
が表示桁数切り換え信号４６に依つて切り
換えられて印加され、一方ANDゲート１０６に
は４桁表示のときタイミング信号T₃が、６桁表
示のときタイミング信号T₂が印加される。従つ
て４桁表示のときはANDゲート１０５に於いて
論理積₁・M₂・T₂＝１となるT₂のタイミング
でCT７，８が出力され、ANDゲート１０６に於
いて論理積₁・M₂・T₃＝１となるT₃のタイミ
ングCT９，１０が出力される。６桁表示のとき
はANDゲート１０５に於いて論理積₁・M₂・
T₁＝１となるT₁のタイミングでCT７，８が出力
され、ANDゲート１０６に於いては論理積₁・
M₂・T₂＝１となるT₂のタイミングでCT９，１
０が出力される。また４桁及び６桁表示共にＴ４
ＢのタイミングでCT１１，Ｔ４Ｂのタイミング
でCT１２が出力される。従つて４桁表示の場合
には第１、２桁に月が、第３、４桁に日が表示さ
れ、６桁表示の場合には第３、４桁に月が、第
５、６桁に日が表示され。更に６桁表示の場合
T₃のタイミングではANDゲート１０７に於いて
論理積₁・M₂・T₃・４／６SL＝１となるので
ゲート９８が開かれ制御ラインDB５に“１”が
出力され第１、２桁には表示がされない。

M₁が“１”、M₂が“１”の場合は４桁表示に
於ける秒表示であり、T₂のタイミングでANDゲ
ート１０８に於いて論理積M₁・M₂・T₂＝１とな
りCT１，２が出力される。またT₃のタイミング
ではアンドゲート１０９に於いて論理積T₃・
M₁・M₂＝１となりゲート９８が開かれ制御ライ
ンDB５に“１”が出力される。従つて第３、４
桁に秒が表示される。

ANDゲート１１０〜１１７は修正状態に於い
て、修正される要素を点滅させるためにゲート１
１８〜１２５を制御して、制御ラインDB５に
“１”を、修正される要素を表示するタイミング
に同期して一定周期で出力するものである。
ANDゲート１１０〜１１７には点滅の周期を決
定する１Hzの分周出力φ１５が印加されている。

モード制御回路１８の出力S₁及びS₂が共に
“０”のときは非修正状態であり、ANDゲート１
１０〜１１７の出力はすべて“０”である。S₁が
“１”、S₂が“０”になると秒修正又は曜修正であ
るのでS₁及び₂はANDゲート１１０及び１１５
に印加される。またANDゲート１１５には曜日
修正のときだけ出力される様にM₂が印加され。
S₁が“０”、S₂が“１”のときは時修正又は月修
正であるのでANDゲート１１２，１１４，１１
７に₁とS₂が印加され、S₁及びS₂が“１”のとき
は分修正又は日修正であるのでANDゲート１１
１，１１３，１１６にS₁とS₂が印加される。これ
に依り修正されるべき要素を表示するための送出
タイミング信号に同期して制御ラインDB５に
“１”を一定周期で出力することに依り表示の点
滅が為される。

従つて第６図に示された回路に依つて作られた
タイミング信号T₁，T₂，T₃，Ｔ４Ａ，Ｑ４Ｂを
基に第８図のゲート回路９０に於いて、各モード
の出力内容及び表示桁数切り換え信号４／６SL
に依つて制御信号CT１〜CT１８を所定のタイミ
ング信号T₁，T₂，T₃，Ｔ４Ａ，Ｔ４Ｂに同期さ
せて出力することに依り表示桁数の切り換えが行
なえる。

上述の如く本発明に依れば表示桁数切り換え端
子を設け、この端子を外部でボンデイング等に依
り接地レベルあるいは電源レベルに接続するかに
依つて、キースイツチの機能がAND−OR ROM
に依つて切り換えられ更にタイミング制御回路に
於いて表示タイミングを切り換えることに依り、
表示桁数及び表示形態の切り換えが実施される。
また複数個の表示桁数切り換え端子を設ければ３
種類以上の桁数切り換えも可能となる。従つて１
つの電子時計チツプを４桁表示の電子時計及び６
桁表示の電子時計等の多種類の電子時計に共通に
用いることができるので電子時計用集積回路の設
計及び製造上のコストが引き下げられる利点を有
する。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロツク図、第
２図ａ，ｂは液晶表示装置の表示パターン図、第
３図は第１図に示された一部回路図、第４図は第
１図に示された入力ゲート回路、各カウンタ及び
送出回路の詳細なブロツク図、第５図は第１図に
示されたデコーダと記憶回路のブロツク図、第６
図は第１図に示されたタイミング制御回路の一部
回路図、第７図は第６図に示された回路のタイミ
ング図、第８図はタイミング制御回路の一部回路
図、第９図ａ，ｂは各モードを示す表である。主な図番の説明、１……発振回路、２……分周
回路、３……入力ゲート回路、４〜１１……秒、
分、時、日、月、曜、アラーム分、アラーム時の
各カウンタ、１２……送出回路、１３……デコー
ダ、１４……記憶回路、１５……駆動回路、１６
……キー入力回路、１７……AND−OR ROM、
１８……モード制御回路、１９……タイミング制
御回路、２０……表示桁数切り換え端子。

Claims

【特許請求の範囲】

１発振回路からの基準周波数を分周する分周回
路と、該分周回路によつて作られた秒信号を計数
する時刻計数用カウンタと、該時刻計数用カウン
タの計数内容を時系列で順次送出するための送出
回路及びデータラインと、該データラインに送出
されたデータをセグメント信号に変換するデコー
ダと、外部に接続される表示装置の表示素子に対
応するデータを保持するために前記デコーダの出
力を記憶する記憶回路と、キースイツチが接続さ
れるキー入力回路と、表示及び時刻修正等のモー
ドが設定されるモード制御回路と、前記キー入力
回路の出力と前記モード制御回路の出力に基いて
前記モード制御回路へモード設定の信号を出力す
る論理ゲート回路と、前記モード制御回路の出力
に基いて前記送出回路及び記憶回路を制御するタ
イミング信号を発生するタイミング制御回路と、
前記論理ゲート回路及びタイミング制御回路の機
能を切り換える表示桁数切換端子とを備え、該表
示桁数切換端子に印加される信号により、表示桁
数に応じた前記送出回路及び記憶回路のタイミン
グ制御を行うことにより表示桁数の異なる表示装
置を駆動できることを特徴とする電子時計用集積
回路。