JPS6348029B2 - - Google Patents
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- JPS6348029B2 JPS6348029B2 JP56097979A JP9797981A JPS6348029B2 JP S6348029 B2 JPS6348029 B2 JP S6348029B2 JP 56097979 A JP56097979 A JP 56097979A JP 9797981 A JP9797981 A JP 9797981A JP S6348029 B2 JPS6348029 B2 JP S6348029B2
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- JP
- Japan
- Prior art keywords
- signal
- circuit
- output
- frequency
- timing signal
- Prior art date
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-
- G—PHYSICS
- G04—HOROLOGY
- G04G—ELECTRONIC TIME-PIECES
- G04G3/00—Producing timing pulses
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Electric Clocks (AREA)
Description
【発明の詳細な説明】
本発明は液晶表示装置等を用いてデジタル表示
に依つて時刻を表示する電子時計に関し、特に時
刻を計数するカウンタの内容を時系列で記憶し表
示する方式の電子時計用集積回路に関する。一般
に液晶表示装置等を用いてデジタル表示を行なう
電子時計では、時、分、秒の時刻表示の他に月、
日、曜日の表示、アラーム、クロノグラフ、デユ
アルタイム、12/24時間制の切り換え等の多機能
化が進められている。この様な多種類の表示を行
なう場合、各カウンタに専用のデコーダを設けて
セグメント信号を出力端子まで延在するのでは集
積回路のチツプ面積が大きくなり不都合であつ
た。そこで各カウンタの内容を時系列でデータバ
スに送出し、送出されたデコーダを共通に用いら
れるデコーダでセグメント信号に変換し、表示素
子に対応した記憶回路に記憶する方式が採用され
ている。これらデータの送出及び記憶はタイミン
グ信号に依つて制御されるが、通常このタイミン
グ信号の周期は10msec以下であり、従つて１秒
間に10回以上100回程度繰り返されることになる。
しかしこの様に常時タイミング信号を発生させて
いたのでは各回路に流れる電流を減少させること
はできず、消費電力が増加する欠点を有してい
た。
に依つて時刻を表示する電子時計に関し、特に時
刻を計数するカウンタの内容を時系列で記憶し表
示する方式の電子時計用集積回路に関する。一般
に液晶表示装置等を用いてデジタル表示を行なう
電子時計では、時、分、秒の時刻表示の他に月、
日、曜日の表示、アラーム、クロノグラフ、デユ
アルタイム、12/24時間制の切り換え等の多機能
化が進められている。この様な多種類の表示を行
なう場合、各カウンタに専用のデコーダを設けて
セグメント信号を出力端子まで延在するのでは集
積回路のチツプ面積が大きくなり不都合であつ
た。そこで各カウンタの内容を時系列でデータバ
スに送出し、送出されたデコーダを共通に用いら
れるデコーダでセグメント信号に変換し、表示素
子に対応した記憶回路に記憶する方式が採用され
ている。これらデータの送出及び記憶はタイミン
グ信号に依つて制御されるが、通常このタイミン
グ信号の周期は10msec以下であり、従つて１秒
間に10回以上100回程度繰り返されることになる。
しかしこの様に常時タイミング信号を発生させて
いたのでは各回路に流れる電流を減少させること
はできず、消費電力が増加する欠点を有してい
た。
本発明は上述した点に鑑みて為されたものであ
り、タイミング信号の発生を必要最小限に減じ
て、消費電流の少ない電子時計用集積回路を提供
するものである。以下図面を参照して本発明を詳
述する。
り、タイミング信号の発生を必要最小限に減じ
て、消費電流の少ない電子時計用集積回路を提供
するものである。以下図面を参照して本発明を詳
述する。
第１図は本発明の実施例を示すブロツク図であ
り、１は外付けされた水晶振動子に依つて基準周
波数を発生する発振回路、２は基準周波数を分周
する分周回路、３〜１０は各々秒、分、時、日、
月、曜、アラーム分、アラーム時のカウンタ、１
１はパターンジエネレータ、１２〜２１は送出ゲ
ート、２２はデコーダ、２３は記憶回路、２４は
駆動回路、２５は制御回路である。
り、１は外付けされた水晶振動子に依つて基準周
波数を発生する発振回路、２は基準周波数を分周
する分周回路、３〜１０は各々秒、分、時、日、
月、曜、アラーム分、アラーム時のカウンタ、１
１はパターンジエネレータ、１２〜２１は送出ゲ
ート、２２はデコーダ、２３は記憶回路、２４は
駆動回路、２５は制御回路である。
秒、分、時、日、月カウンタ３〜７は各々−の
位を計数するカウンタと＋の位を計数するカウン
タとからなり各々縦続接続され、曜カウンタ８は
時カウンタ５の桁上げ信号が印加された７進カウ
ンタである。秒カウンタ３には発振回路１及び分
周回路２に依つて作られた１Hzの秒信号が印加さ
れ、また各カウンタ３〜８には修正のための修正
信号SP1〜SP6が制御回路２５から印加される。
一方アラーム分及びアラーム時カウンタ９，１０
はアラーム時刻を記憶するためのカウンタであ
り、各々−の位及び＋の位を計数するカウンタか
ら成り、アラーム時刻を設定するための修正信号
SP7，SP8が制御回路２５から印加される。パタ
ーンジエネレータ１１は数字表示素子にアルフア
ベツトを表示するためのデータを発生するもので
あり、例えば第１桁から第４桁までにアラーム時
刻を表示したとき、第５桁及び第６桁にアラーム
時刻の表示であることを示す“AL”の文字を表
示するデータを作る。
位を計数するカウンタと＋の位を計数するカウン
タとからなり各々縦続接続され、曜カウンタ８は
時カウンタ５の桁上げ信号が印加された７進カウ
ンタである。秒カウンタ３には発振回路１及び分
周回路２に依つて作られた１Hzの秒信号が印加さ
れ、また各カウンタ３〜８には修正のための修正
信号SP1〜SP6が制御回路２５から印加される。
一方アラーム分及びアラーム時カウンタ９，１０
はアラーム時刻を記憶するためのカウンタであ
り、各々−の位及び＋の位を計数するカウンタか
ら成り、アラーム時刻を設定するための修正信号
SP7，SP8が制御回路２５から印加される。パタ
ーンジエネレータ１１は数字表示素子にアルフア
ベツトを表示するためのデータを発生するもので
あり、例えば第１桁から第４桁までにアラーム時
刻を表示したとき、第５桁及び第６桁にアラーム
時刻の表示であることを示す“AL”の文字を表
示するデータを作る。
送出ゲート１２〜２１は、制御回路２５から所
定のタイミングで出力され、その開閉を制御する
ゲート制御信号となる制御信号CT1〜CT18に基
いて、各カウンタ３〜１０の桁単位毎の計数内容
及び各種データを４ビツトから成るデータバス
DB1〜DB4に送出するものである。また送出ゲー
ト１８には時カウンター５あるいはアラーム時カ
ウンタ１０から午前午後を示すAM・PM信号と、
月日表示のときに“DATE”の文字を表示する
DATE信号と、アラームがセツトされている場
合に図形等を表示するアラームサイン信号と、４
桁の表示装置を用いた場合アラーム表示のとき
“ALM”の文字を表示するALM信号とが印加さ
れている。
定のタイミングで出力され、その開閉を制御する
ゲート制御信号となる制御信号CT1〜CT18に基
いて、各カウンタ３〜１０の桁単位毎の計数内容
及び各種データを４ビツトから成るデータバス
DB1〜DB4に送出するものである。また送出ゲー
ト１８には時カウンター５あるいはアラーム時カ
ウンタ１０から午前午後を示すAM・PM信号と、
月日表示のときに“DATE”の文字を表示する
DATE信号と、アラームがセツトされている場
合に図形等を表示するアラームサイン信号と、４
桁の表示装置を用いた場合アラーム表示のとき
“ALM”の文字を表示するALM信号とが印加さ
れている。
デコーダ２２はデータバスDB1〜4に送出された
データをセグメント信号ａ〜ｇに変換する。この
セグメント信号ａ〜ｇは、制御回路２５から出力
され、記憶回路２３のラツチタイミング信号とな
る制御信号Lφ1〜Lφ8により記憶回路２３に記憶
保持され、駆動回路２４に依つて外部即ち表示装
置に印加され表示される。
データをセグメント信号ａ〜ｇに変換する。この
セグメント信号ａ〜ｇは、制御回路２５から出力
され、記憶回路２３のラツチタイミング信号とな
る制御信号Lφ1〜Lφ8により記憶回路２３に記憶
保持され、駆動回路２４に依つて外部即ち表示装
置に印加され表示される。
上記記憶回路２３は第２図に示す如く、表示装
置の表示セグメントに各々対応した個数のラツチ
回路群２６〜３３から成る。ラツチ回路群２６は
曜日を表示する７個のフラツグに対応し、ラツチ
回路群２７〜３２は第１桁から第６桁に対応し、
またラツチ回路群３３は“AM”、“PM”、
“DATE”、“ALM”及びアラームサインの表示
素子に対応し、各々に表示するべきセグメント信
号ａ〜ｇを記憶保持する。これらラツチ回路群２
６〜３３は所定の周期で時系列に出力される制御
信号Lφ1〜Lφ8に依つて制御され、そのパルス期
間内に於いてセグメント信号ａ〜ｇを記憶する。
例えば曜日表示の場合には制御信号Lφ8が出力さ
れるタイミングと同期して第１図に示された曜カ
ウンタ８の計数内容をデータバスDB1〜4に送出
することに依つて曜日表示のためのセグメント信
号ａ〜ｇがラツチ回路群２６に記憶されるのであ
る。。
置の表示セグメントに各々対応した個数のラツチ
回路群２６〜３３から成る。ラツチ回路群２６は
曜日を表示する７個のフラツグに対応し、ラツチ
回路群２７〜３２は第１桁から第６桁に対応し、
またラツチ回路群３３は“AM”、“PM”、
“DATE”、“ALM”及びアラームサインの表示
素子に対応し、各々に表示するべきセグメント信
号ａ〜ｇを記憶保持する。これらラツチ回路群２
６〜３３は所定の周期で時系列に出力される制御
信号Lφ1〜Lφ8に依つて制御され、そのパルス期
間内に於いてセグメント信号ａ〜ｇを記憶する。
例えば曜日表示の場合には制御信号Lφ8が出力さ
れるタイミングと同期して第１図に示された曜カ
ウンタ８の計数内容をデータバスDB1〜4に送出
することに依つて曜日表示のためのセグメント信
号ａ〜ｇがラツチ回路群２６に記憶されるのであ
る。。
制御回路２５は記憶回路２３の制御信号Lφ1〜
Lφ8及び送出ゲート１２〜２１の制御信号CT1〜
CT18を分周回路２の分周出力を用いて外部スイ
ツチ等に依つて設定されるモードに応じて発生出
力するものであり、修正モードに於いては修正パ
ルスSP1〜SP8を出力するものである。
Lφ8及び送出ゲート１２〜２１の制御信号CT1〜
CT18を分周回路２の分周出力を用いて外部スイ
ツチ等に依つて設定されるモードに応じて発生出
力するものであり、修正モードに於いては修正パ
ルスSP1〜SP8を出力するものである。
第３図は第１図に示された制御回路２５の一部
回路図であり、記憶回路２３を制御する制御信号
Lφ1〜Lφ8及び送出ゲート１２〜２１を制御する
制御信号CT1〜OT18を作るために先ず基本とな
るタイミング信号T1，T2，T3，T4A，T4Bが分
周回路２の分周出力φ8，φ9，φ10を用いて作られ
る。この分周出力φ8，φ9，φ10は各々ORゲート
３４，３５，３６に印加され、ORゲート３４，
３５，３６の出力及びその反転出力が所定の
NORゲート３７〜４１に印加されている。また
ORゲート３４，３５，３６は信号に依り分
周出力φ8，φ9，φ10の導通及び遮断を制御するも
のであり、信号が“０”のときNORゲート
３７〜４１よりタイミング信号T1，T2，T3，
T4A，T4Bが出力される。タイミング信号T1，
T2，T3，T4A，T4Bは第４図に示される如く、
時系列で出力されその周期は分周出力φ10の周期
と一致している。タイミング信号T1，T2，T3の
パルス幅は分周出力φ8の周期と等しく、またタ
イミング信号T4A，T4Bのパルス幅はタイミング
信号T1，T2，T3の1/2になつている。
回路図であり、記憶回路２３を制御する制御信号
Lφ1〜Lφ8及び送出ゲート１２〜２１を制御する
制御信号CT1〜OT18を作るために先ず基本とな
るタイミング信号T1，T2，T3，T4A，T4Bが分
周回路２の分周出力φ8，φ9，φ10を用いて作られ
る。この分周出力φ8，φ9，φ10は各々ORゲート
３４，３５，３６に印加され、ORゲート３４，
３５，３６の出力及びその反転出力が所定の
NORゲート３７〜４１に印加されている。また
ORゲート３４，３５，３６は信号に依り分
周出力φ8，φ9，φ10の導通及び遮断を制御するも
のであり、信号が“０”のときNORゲート
３７〜４１よりタイミング信号T1，T2，T3，
T4A，T4Bが出力される。タイミング信号T1，
T2，T3，T4A，T4Bは第４図に示される如く、
時系列で出力されその周期は分周出力φ10の周期
と一致している。タイミング信号T1，T2，T3の
パルス幅は分周出力φ8の周期と等しく、またタ
イミング信号T4A，T4Bのパルス幅はタイミング
信号T1，T2，T3の1/2になつている。
これらタイミング信号T1，T2，T3，T4A，
T4Bは切り換え回路４２に印加されると共に反転
信号がNORゲート４３〜５０に印加される。
T4Bは切り換え回路４２に印加されると共に反転
信号がNORゲート４３〜５０に印加される。
NORゲート４３〜４８にはタイミング信号
T1，T2，T3の1/2のパルス幅を有する分周出力
φ8及び8が印加されており、各々タイミング信
号T1，T2，T3を1/2のタイミングに分割してい
いる。一方分周出力φ5，φ6，φ7を入力として
NANDゲート５１，フリツプフロツプ５２及び
NORゲート５３に依つてラツチクロツクLCLが
作られ、ラツチクロツクLCLはインバータ５を
介してNORゲート４３〜５０に印加される。ま
たNANDゲート５１には信号DPUが印加されて
おり、信号DPUが“１”のときのみラツチクロ
ツクLCLが出力され、そのパルスは第４図に示
される如く、分周出力φ5のパルス幅で周期が分
周出力φ7と等しい８個のパルスとなつている。
従つてNORゲート４３〜５０の出力即ち制御信
号Lφ1〜Lφ8は第４図の如くタイミング信号T1，
T2，T3，T4A，T4Bのタイミング及び分周出力
φ8に依つて順次ラツチクロツクLCLが出力され
たものとなる。従つて第２図に示されたラツチ回
路群２６〜３３は制御信号Lφ1〜Lφ2…Lφ8の順
番で記憶動作が為される。即ちタイミング信号
T1の前半と後半にデータバスDB1〜4に送出され
たデータがラツチ回路群３２と３３とに記憶され
第６桁及び第５桁に各々表示され、同様にしてタ
イミング信号T2のタイミングで第４桁及び第３
桁に、タイミング信号T3のタイミングで第２桁
及び第１桁に表示される。またタイミング信号
T4Aはサイン表示専用のタイミングであり、タ
イミング信号T4Bは曜日表示専用のタイミングで
ある。
T1，T2，T3の1/2のパルス幅を有する分周出力
φ8及び8が印加されており、各々タイミング信
号T1，T2，T3を1/2のタイミングに分割してい
いる。一方分周出力φ5，φ6，φ7を入力として
NANDゲート５１，フリツプフロツプ５２及び
NORゲート５３に依つてラツチクロツクLCLが
作られ、ラツチクロツクLCLはインバータ５を
介してNORゲート４３〜５０に印加される。ま
たNANDゲート５１には信号DPUが印加されて
おり、信号DPUが“１”のときのみラツチクロ
ツクLCLが出力され、そのパルスは第４図に示
される如く、分周出力φ5のパルス幅で周期が分
周出力φ7と等しい８個のパルスとなつている。
従つてNORゲート４３〜５０の出力即ち制御信
号Lφ1〜Lφ8は第４図の如くタイミング信号T1，
T2，T3，T4A，T4Bのタイミング及び分周出力
φ8に依つて順次ラツチクロツクLCLが出力され
たものとなる。従つて第２図に示されたラツチ回
路群２６〜３３は制御信号Lφ1〜Lφ2…Lφ8の順
番で記憶動作が為される。即ちタイミング信号
T1の前半と後半にデータバスDB1〜4に送出され
たデータがラツチ回路群３２と３３とに記憶され
第６桁及び第５桁に各々表示され、同様にしてタ
イミング信号T2のタイミングで第４桁及び第３
桁に、タイミング信号T3のタイミングで第２桁
及び第１桁に表示される。またタイミング信号
T4Aはサイン表示専用のタイミングであり、タ
イミング信号T4Bは曜日表示専用のタイミングで
ある。
一方タイミング信号T1，T2，T3，T4A，T4B
が印加された切り換え回路４２に於いては外部ス
イツチ等に依つて設定されるモードに応じて出力
されるモード制御信号M1，M2，M3及び修正モ
ード制御信号S1，S2及び４桁表示と６桁表示とを
切り換える信号4/6SLに依つてタイミング信号
T1，T2，T3を秒送出信号Sec、分送出信号min、
時送出信号hour、日送出信号day、月送出信号
month、AL文字送出信号AL、アラーム分送出信
番ALmin、アラーム時送出信号ALhourのいずれ
かに切り換え出力するものであり、これらの送出
信号は分周出力φ8及び8が印加された分割ゲー
ト回路５５に依つて各々1/2のタイミングに分割
されて、各々制御信号CT1〜CT10及びCT13〜
CT18として出力される。また曜送出信号Week及
びサイン送出信号signにタイミング信号T4B及び
T4Aがそのまま出力され、更に制御信号CT11及
びCT12として出力されている。これら制御信号
CT1〜CT18はタイミング信号T1，T2，T3，
T4A，T4Bが出力されている期間出力されるもの
であり、信号に依つて分周出力φ8，φ9，φ10
が遮断されてしまうと出力されなくなる。
が印加された切り換え回路４２に於いては外部ス
イツチ等に依つて設定されるモードに応じて出力
されるモード制御信号M1，M2，M3及び修正モ
ード制御信号S1，S2及び４桁表示と６桁表示とを
切り換える信号4/6SLに依つてタイミング信号
T1，T2，T3を秒送出信号Sec、分送出信号min、
時送出信号hour、日送出信号day、月送出信号
month、AL文字送出信号AL、アラーム分送出信
番ALmin、アラーム時送出信号ALhourのいずれ
かに切り換え出力するものであり、これらの送出
信号は分周出力φ8及び8が印加された分割ゲー
ト回路５５に依つて各々1/2のタイミングに分割
されて、各々制御信号CT1〜CT10及びCT13〜
CT18として出力される。また曜送出信号Week及
びサイン送出信号signにタイミング信号T4B及び
T4Aがそのまま出力され、更に制御信号CT11及
びCT12として出力されている。これら制御信号
CT1〜CT18はタイミング信号T1，T2，T3，
T4A，T4Bが出力されている期間出力されるもの
であり、信号に依つて分周出力φ8，φ9，φ10
が遮断されてしまうと出力されなくなる。
第５図ａはモード制御信号M1，M2，M3の状
態とその時の表示内容及び制御信号CT1〜CT18
の出力タイミングを示す表であり、第５図ｂは修
正モード制御信号S1，S2の状態とその時の修正内
容を示す表である。例えば第５図ａに於いて、６
桁表示の場合にモード制御信号M1，M2，M3が
“０”であると、タイミング信号T1は制御信号
CT1，CT12に、タイミング信号T2は制御信号
CT3，CT4にタイミング信号T3は制御信号CT5，
CT6に出力され、またタイミング信号T4A及び
T4Bは制御信号CT12及びCT11に各々出力される。
従つてタイミング信号T1の前半に秒カウンタ３
の一位の内容がデータバスDB1〜4に送出され変
換されたセグメントａ〜ｇがラツチ回路群３２に
記憶され、後半に秒カウンタ３の＋の位の内容が
データバスDB1〜4に送出されたセグメント信号
ａ〜ｇがラツチ回路群３１に記憶される。同様に
して分カウンタ４及び時カウンタ５の内容のセグ
メント信号ａ〜ｇが記憶され、更に曜カウンタ８
及びサイン信号の内容のセグメント信号ａ〜ｇが
記憶される。よつて表示は時、分、秒、曜、サイ
ンとなる。４桁表示の場合には第５桁及び第６桁
を表示しないためタイミング信号T1のタイミン
グで制御バスDB5が出力される。この制御バス
DB5はデコーダ２２を制御してセグメント信号ａ
〜ｇをすべて“０”として表示を消灯するもので
ある。また表示が不要の場合にも制御バスDB5は
出力される。
態とその時の表示内容及び制御信号CT1〜CT18
の出力タイミングを示す表であり、第５図ｂは修
正モード制御信号S1，S2の状態とその時の修正内
容を示す表である。例えば第５図ａに於いて、６
桁表示の場合にモード制御信号M1，M2，M3が
“０”であると、タイミング信号T1は制御信号
CT1，CT12に、タイミング信号T2は制御信号
CT3，CT4にタイミング信号T3は制御信号CT5，
CT6に出力され、またタイミング信号T4A及び
T4Bは制御信号CT12及びCT11に各々出力される。
従つてタイミング信号T1の前半に秒カウンタ３
の一位の内容がデータバスDB1〜4に送出され変
換されたセグメントａ〜ｇがラツチ回路群３２に
記憶され、後半に秒カウンタ３の＋の位の内容が
データバスDB1〜4に送出されたセグメント信号
ａ〜ｇがラツチ回路群３１に記憶される。同様に
して分カウンタ４及び時カウンタ５の内容のセグ
メント信号ａ〜ｇが記憶され、更に曜カウンタ８
及びサイン信号の内容のセグメント信号ａ〜ｇが
記憶される。よつて表示は時、分、秒、曜、サイ
ンとなる。４桁表示の場合には第５桁及び第６桁
を表示しないためタイミング信号T1のタイミン
グで制御バスDB5が出力される。この制御バス
DB5はデコーダ２２を制御してセグメント信号ａ
〜ｇをすべて“０”として表示を消灯するもので
ある。また表示が不要の場合にも制御バスDB5は
出力される。
この様な記憶動作を行なうのはすべて信号
DPU及びに依つて制御される。信号DPU及
びは第３図に示される如くフリツプフロツ
プ５６の出力Ｑ，が用いられる。フリツプフロ
ツプ５６のクロツク端子φには分周出力φ10、入
力Ｄには外部スイツチの閉成時に生じるパルス
PUが印加され、またセツト端子Ｓには修正モー
ドにあることを示す信号S1＋S2あるいは秒カウン
タ３に１Hzの秒信号が印加された時出力されるパ
ルスSDPUがORゲート５７を介して印加されて
いる。パルスSDPUはフリツプフロツプ５８及び
インバータ５９及びANDゲート６０に依つて作
られ、フリツプフロツプ５８のクロツク端子φに
は分周出力φ11が、入力Ｄには分周回路２からの
１Hzの分周出力φ15が印加されている。
DPU及びに依つて制御される。信号DPU及
びは第３図に示される如くフリツプフロツ
プ５６の出力Ｑ，が用いられる。フリツプフロ
ツプ５６のクロツク端子φには分周出力φ10、入
力Ｄには外部スイツチの閉成時に生じるパルス
PUが印加され、またセツト端子Ｓには修正モー
ドにあることを示す信号S1＋S2あるいは秒カウン
タ３に１Hzの秒信号が印加された時出力されるパ
ルスSDPUがORゲート５７を介して印加されて
いる。パルスSDPUはフリツプフロツプ５８及び
インバータ５９及びANDゲート６０に依つて作
られ、フリツプフロツプ５８のクロツク端子φに
は分周出力φ11が、入力Ｄには分周回路２からの
１Hzの分周出力φ15が印加されている。
第６図に信号DPU及びのパルスが出力さ
れるタイミング図を示す。第６図ａの場合は分周
回路２から出力される１Hzの分周出力φ15が“１”
から“０”になり、第１図に示された秒カウンタ
３にパルスが印加された場合である。分周出力
φ15が“１”から“０”になるとフリツプフロツ
プ５８，インバータ５９及びANDゲート６０に
依つて分周出力φ10の周期と一致したパルスが信
号SDPUに発生し、フリツプフロツプ５６は信号
SDPUのパルス期間だけセツト状態となる。従つ
て信号DPU及びのパルス期間は分周出力φ10
の周期と等しいパルスとなり、その期間だけ分周
出力φ8，φ9，φ10がORゲート３４，３５，３６
から出力され、更にラツチクロツクLCLも出力
される。そして第４図に示された様に分周出力
φ10の周期ではタイミング信号T1，T2，T3，
T4A，T4B及び制御信号Lφ1〜Lφ8は１サイクル
だけ出力される。これに依りラツチ回路群２６〜
３３には新しいカウンタの内容が記憶されるので
ある。
れるタイミング図を示す。第６図ａの場合は分周
回路２から出力される１Hzの分周出力φ15が“１”
から“０”になり、第１図に示された秒カウンタ
３にパルスが印加された場合である。分周出力
φ15が“１”から“０”になるとフリツプフロツ
プ５８，インバータ５９及びANDゲート６０に
依つて分周出力φ10の周期と一致したパルスが信
号SDPUに発生し、フリツプフロツプ５６は信号
SDPUのパルス期間だけセツト状態となる。従つ
て信号DPU及びのパルス期間は分周出力φ10
の周期と等しいパルスとなり、その期間だけ分周
出力φ8，φ9，φ10がORゲート３４，３５，３６
から出力され、更にラツチクロツクLCLも出力
される。そして第４図に示された様に分周出力
φ10の周期ではタイミング信号T1，T2，T3，
T4A，T4B及び制御信号Lφ1〜Lφ8は１サイクル
だけ出力される。これに依りラツチ回路群２６〜
３３には新しいカウンタの内容が記憶されるので
ある。
第６図ｂの場合は、例えば外部スイツチが開閉
されたことにより表示が切り換えられた場合であ
る。外部スイツチが開閉されるとスイツチの開閉
信号を分周出力φ11で切り出すことに依り分周出
力φ10の周期と等しいパルス幅の信号PUがフリツ
プフロツプ５６に印加され、信号DPU及び
は分周出力φ10の周期と等しいパルスとなる。従
つてタイミング信号T1，T2，T3，T4A，T4B及
び制御信号Lφ1〜Lφ8は１サイクルだけ出力され、
切り換えられて表示されるべき内容が記憶され
る。
されたことにより表示が切り換えられた場合であ
る。外部スイツチが開閉されるとスイツチの開閉
信号を分周出力φ11で切り出すことに依り分周出
力φ10の周期と等しいパルス幅の信号PUがフリツ
プフロツプ５６に印加され、信号DPU及び
は分周出力φ10の周期と等しいパルスとなる。従
つてタイミング信号T1，T2，T3，T4A，T4B及
び制御信号Lφ1〜Lφ8は１サイクルだけ出力され、
切り換えられて表示されるべき内容が記憶され
る。
第６図ｃの場合は修正状態に於ける場合であ
り、修正モード制御信号S1又はS2のいずれかが
“１”の場合に修正モードとなることは第５図ｂ
に示されており、従つて修正状態を示す信号は論
理和S1＋S2で表わされる。修正状態になると、そ
の間S1＋S2は“１”であるのでフリツプフロツプ
５６はセツトされ続けられ、修正状態の間信号
DPU及びは“１”及び“０”となるためタ
イミング信号T1，T2，T3，T4A，T4B及び制御
信号Lφ1〜Lφ8は連続して出力されラツチ回路群
２６〜３３の記憶書き替え動作が連続して行なわ
れる。
り、修正モード制御信号S1又はS2のいずれかが
“１”の場合に修正モードとなることは第５図ｂ
に示されており、従つて修正状態を示す信号は論
理和S1＋S2で表わされる。修正状態になると、そ
の間S1＋S2は“１”であるのでフリツプフロツプ
５６はセツトされ続けられ、修正状態の間信号
DPU及びは“１”及び“０”となるためタ
イミング信号T1，T2，T3，T4A，T4B及び制御
信号Lφ1〜Lφ8は連続して出力されラツチ回路群
２６〜３３の記憶書き替え動作が連続して行なわ
れる。
従つて、通常表示状態に於いては秒信号出力時
及び表示切り換え時に於いてのみラツチ回路群２
６〜３３の記憶書き替え動作が行なわれ、それ以
外は記憶されたセグメント信号ａ〜ｇを表示する
ため消費電力が削減できるのであり、またカウン
タの内容が１秒以内で連続して変わる様な場合、
即ち修正状態あるいはクロノグラフ機能の場合に
はその表示期間は連続して記憶書き替え動作を行
なうのである。クロノグラフの場合にはクロノグ
ラフ表示となつたことを示す信号を第３図に示さ
れたORゲート５７に印加することに依つて実施
できる。
及び表示切り換え時に於いてのみラツチ回路群２
６〜３３の記憶書き替え動作が行なわれ、それ以
外は記憶されたセグメント信号ａ〜ｇを表示する
ため消費電力が削減できるのであり、またカウン
タの内容が１秒以内で連続して変わる様な場合、
即ち修正状態あるいはクロノグラフ機能の場合に
はその表示期間は連続して記憶書き替え動作を行
なうのである。クロノグラフの場合にはクロノグ
ラフ表示となつたことを示す信号を第３図に示さ
れたORゲート５７に印加することに依つて実施
できる。
本実施例では通常は１秒に１回の記憶書き替え
動作を行なう場合であるが、１秒に２〜４回の記
憶書き替え動作を行なつても良い。また通常に於
いて10秒単位で表示する場合あるいは秒表示を行
なわない場合には10秒あるいは１分毎に１〜４回
記憶書き替え動作を行なう様にしても良い。
動作を行なう場合であるが、１秒に２〜４回の記
憶書き替え動作を行なつても良い。また通常に於
いて10秒単位で表示する場合あるいは秒表示を行
なわない場合には10秒あるいは１分毎に１〜４回
記憶書き替え動作を行なう様にしても良い。
上述の如く本発明に依れば必要な時以外はタイ
ミング信号T1，T2，T3，T4A，T4Bが出力され
ず不要な記憶書き替え動作が為されなくなるため
消費電力の削減となり、電池寿命の点で有利とな
るものである。
ミング信号T1，T2，T3，T4A，T4Bが出力され
ず不要な記憶書き替え動作が為されなくなるため
消費電力の削減となり、電池寿命の点で有利とな
るものである。
第１図は本発明の実施例を示すブロツク図、第
２図は記憶回路のブロツク図、第３図は第１図に
示された制御回路の一部回路図、第４図及び第６
図ａ，ｂ，ｃは第３図に示された回路のタイミン
グ図、第５図ａ，ｂは各モードを示す表である。 １……発振回路、２……分周回路、３〜１０…
…カウンタ、１１……パターンジエネレータ、１
２〜２１……送出ゲート、２２……デコーダ、２
３……記憶回路、２４……駆動回路、２５……制
御回路。
２図は記憶回路のブロツク図、第３図は第１図に
示された制御回路の一部回路図、第４図及び第６
図ａ，ｂ，ｃは第３図に示された回路のタイミン
グ図、第５図ａ，ｂは各モードを示す表である。 １……発振回路、２……分周回路、３〜１０…
…カウンタ、１１……パターンジエネレータ、１
２〜２１……送出ゲート、２２……デコーダ、２
３……記憶回路、２４……駆動回路、２５……制
御回路。
Claims (1)
- １ 発振回路からの基準周波数を分周する分周回
路と、該分周回路によつて作られた秒信号を計数
する時刻計数用カウンタと、該時刻計数用カウン
タの計数内容を時系列で順次送出するための送出
ゲート及びデータバスと、該データバスに送出さ
れたデータをセグメント信号に変換するデコーダ
と、外部に接続される表示装置の表示素子に対応
するセグメント信号を保持するために前記デコー
ダの出力をラツチタイミング信号に基いて記憶す
る記憶回路と、前記分周回路の任意の分周出力を
使用して、前記ラツチタイミング信号、及び、該
ラツチタイミング信号と同期した前記送出ゲート
を制御するゲート制御信号を作成し、外部接続さ
れたスイツチが操作されたことを示す信号と前記
分周回路から出力される所定分周出力に基いて前
記ラツチタイミング信号及びゲート制御信号を一
サイクル出力し、前記スイツチが操作されたこと
を示す信号に基いて該信号が印加されている期間
前記ラツチタイミング信号及びゲート制御信号を
出力する制御回路とを備え、前記時刻計数用カウ
ンタの計数内容の送出と前記記憶回路の記憶動作
を必要な時のみ行うことを特徴とする電子時計用
集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56097979A JPS57211581A (en) | 1981-06-23 | 1981-06-23 | Integrated circuit for electronic timepiece |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56097979A JPS57211581A (en) | 1981-06-23 | 1981-06-23 | Integrated circuit for electronic timepiece |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57211581A JPS57211581A (en) | 1982-12-25 |
| JPS6348029B2 true JPS6348029B2 (ja) | 1988-09-27 |
Family
ID=14206773
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56097979A Granted JPS57211581A (en) | 1981-06-23 | 1981-06-23 | Integrated circuit for electronic timepiece |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57211581A (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5944661B2 (ja) * | 1975-10-13 | 1984-10-31 | セイコーエプソン株式会社 | 計算機 |
| JPS52142547A (en) * | 1976-05-21 | 1977-11-28 | Seiko Instr & Electronics Ltd | Electronic digital timepiece |
| JPS5660387A (en) * | 1979-10-23 | 1981-05-25 | Sanyo Electric Co Ltd | Electronic timepiece |
-
1981
- 1981-06-23 JP JP56097979A patent/JPS57211581A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57211581A (en) | 1982-12-25 |
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