JPS6346871B2 - - Google Patents
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- Publication number
- JPS6346871B2 JPS6346871B2 JP56132067A JP13206781A JPS6346871B2 JP S6346871 B2 JPS6346871 B2 JP S6346871B2 JP 56132067 A JP56132067 A JP 56132067A JP 13206781 A JP13206781 A JP 13206781A JP S6346871 B2 JPS6346871 B2 JP S6346871B2
- Authority
- JP
- Japan
- Prior art keywords
- loop
- circuit
- program
- decoder
- calculation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/32—Address formation of the next instruction, e.g. by incrementing the instruction counter
- G06F9/322—Address formation of the next instruction, e.g. by incrementing the instruction counter for non-sequential address
- G06F9/325—Address formation of the next instruction, e.g. by incrementing the instruction counter for non-sequential address for loops, e.g. loop detection or loop counter
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Complex Calculations (AREA)
Description
【発明の詳細な説明】
本発明は、デイジタル信号処理装置におけるル
ープ演算制御方式に関する。
ープ演算制御方式に関する。
一般に、汎用デイジタル信号処理装置（DSP）
においては、同一の演算処理を繰り返し行うため
のループ演算が多用されている。このようなルー
プ演算においては、通常RAMに格納された一ブ
ロツクのデータが１ループの演算処理が実行され
る毎に順次読み出される。第１図には、従来形の
ループ演算制御方式を用いた汎用デイジタル信号
処理装置が示される。第１図の汎用DSP１には、
プログラムROM１１、デコーダ１２、RAM１
３、演算装置１４およびループ演算制御回路１５
が設けられている。ループ演算制御回路１５は、
ループカウンタ１５１および終了検出回路１５２
を有する。
においては、同一の演算処理を繰り返し行うため
のループ演算が多用されている。このようなルー
プ演算においては、通常RAMに格納された一ブ
ロツクのデータが１ループの演算処理が実行され
る毎に順次読み出される。第１図には、従来形の
ループ演算制御方式を用いた汎用デイジタル信号
処理装置が示される。第１図の汎用DSP１には、
プログラムROM１１、デコーダ１２、RAM１
３、演算装置１４およびループ演算制御回路１５
が設けられている。ループ演算制御回路１５は、
ループカウンタ１５１および終了検出回路１５２
を有する。
第１図のDSP１において、ループ演算が実行
される態様を以下に説明する。
される態様を以下に説明する。
プログラムROM１１のループ演算プログラム
を格納した領域には、先頭にループの繰り返し回
数を指定したデータが記憶されている。デコーダ
１２は、プログラムROM１１に格納されたプロ
グラムを順次読み出し、プログラムの内容に応じ
て、RAM１３に格納されたデータを読み出し演
算装置においてデイジタル信号処理を実行させ
る。ループ演算がプログラムされている場合に
は、デコーダ１２は、プログラムの先頭に格納さ
れた繰り返し回数をループ演算制御回路１５に供
給する。次いでデコーダ１２は、プログラムされ
た命令に従つてRAM１３からデータを順次読み
出し演算装置１４においてデイジタル処理を実行
させる。
を格納した領域には、先頭にループの繰り返し回
数を指定したデータが記憶されている。デコーダ
１２は、プログラムROM１１に格納されたプロ
グラムを順次読み出し、プログラムの内容に応じ
て、RAM１３に格納されたデータを読み出し演
算装置においてデイジタル信号処理を実行させ
る。ループ演算がプログラムされている場合に
は、デコーダ１２は、プログラムの先頭に格納さ
れた繰り返し回数をループ演算制御回路１５に供
給する。次いでデコーダ１２は、プログラムされ
た命令に従つてRAM１３からデータを順次読み
出し演算装置１４においてデイジタル処理を実行
させる。
デコーダ１２がプログラムROM１１からルー
プエンド命令を受取つたとき、デコーダ１２は、
ループエンド信号をループ演算制御回路１５に供
給する。ループ演算制御回路１５においては、デ
コーダ１２からのループエンド信号をループカウ
ンタ１５１においてカウントし、カウント数が前
記の繰り返し指定回数に達したか否かが終了検出
回路１５２において検出される。カウント数が指
定回数に達しない場合は、プログラムROM１１
においては、ループ演算プログラムの先頭位置に
戻つて、プログラムが順次デコーダに供給され
る。従つて、デコーダ１２は、ループエンド命令
に到達するまで同一のプログラムをRAM１３の
新しいデータに対して実行する。このようにし
て、ループ演算が繰り返し実行され、ループカウ
ンタ１５１のカウント数が指定回数に達すると、
プログラムROM１１は、ループを抜けて、新し
いプログラムの実行に移る。
プエンド命令を受取つたとき、デコーダ１２は、
ループエンド信号をループ演算制御回路１５に供
給する。ループ演算制御回路１５においては、デ
コーダ１２からのループエンド信号をループカウ
ンタ１５１においてカウントし、カウント数が前
記の繰り返し指定回数に達したか否かが終了検出
回路１５２において検出される。カウント数が指
定回数に達しない場合は、プログラムROM１１
においては、ループ演算プログラムの先頭位置に
戻つて、プログラムが順次デコーダに供給され
る。従つて、デコーダ１２は、ループエンド命令
に到達するまで同一のプログラムをRAM１３の
新しいデータに対して実行する。このようにし
て、ループ演算が繰り返し実行され、ループカウ
ンタ１５１のカウント数が指定回数に達すると、
プログラムROM１１は、ループを抜けて、新し
いプログラムの実行に移る。
前述した第１図のDSPにおけるループ演算制
御においては、ループカウンタ１５１および終了
検出回路１５２を有するループ演算制御回路１５
を設ける必要があり、そのためマイクロプロセツ
サユニツト等の小形プロセツサに適用する場合、
または、プロセツサ自体を小形する場合に不利で
あるという問題があつた。
御においては、ループカウンタ１５１および終了
検出回路１５２を有するループ演算制御回路１５
を設ける必要があり、そのためマイクロプロセツ
サユニツト等の小形プロセツサに適用する場合、
または、プロセツサ自体を小形する場合に不利で
あるという問題があつた。
本発明の主な目的は、従来形の問題点にかんが
み、汎用デイジタル信号処理装置において、非常
に小規模の回路でループ演算制御を行うことを可
能ならしめ、それにより、汎用デイジタル信号処
理装置を小形化することができる、ループ演算制
御方式を提供することにある。
み、汎用デイジタル信号処理装置において、非常
に小規模の回路でループ演算制御を行うことを可
能ならしめ、それにより、汎用デイジタル信号処
理装置を小形化することができる、ループ演算制
御方式を提供することにある。
本発明においては、デイジタル信号処理装置に
おけるループ演算の再起動および終了の切換えを
行うループ演算制御方式において、該ループ演算
に用いられるデータを格納したRAMの各ワード
にループ制御用のビツトを付加し、該ループ演算
が完了する毎に該ループ制御用ビツトを判別する
ことにより該ループ演算の再起動または終了を指
令するようにしたことを特徴とする、ループ演算
制御方式が提供される。
おけるループ演算の再起動および終了の切換えを
行うループ演算制御方式において、該ループ演算
に用いられるデータを格納したRAMの各ワード
にループ制御用のビツトを付加し、該ループ演算
が完了する毎に該ループ制御用ビツトを判別する
ことにより該ループ演算の再起動または終了を指
令するようにしたことを特徴とする、ループ演算
制御方式が提供される。
本発明の一実施例としてのループ演算制御方式
を用いたデイジタル信号処理装置（DSP）が第
２図に示される。第２図のDSP２には、プログ
ラムROM２１、デコーダ２２、RAM２３、演
算装置２４およびループ演算制御回路２５が設け
られる。ループ演算制御回路２５は、ループ終了
検出用フラグ回路２５１、およびアンド回路２５
１を有する。
を用いたデイジタル信号処理装置（DSP）が第
２図に示される。第２図のDSP２には、プログ
ラムROM２１、デコーダ２２、RAM２３、演
算装置２４およびループ演算制御回路２５が設け
られる。ループ演算制御回路２５は、ループ終了
検出用フラグ回路２５１、およびアンド回路２５
１を有する。
第２図のDSP２においては、前記の第１図の
場合と同様に、プログラムROM２１に格納され
たプログラム命令がデコーダ２２により解読さ
れ、命令に応じてRAM２３から読み出されたデ
ータが演算装置２４に供給され、演算装置２４に
おいて所定の演算処理が実行される。
場合と同様に、プログラムROM２１に格納され
たプログラム命令がデコーダ２２により解読さ
れ、命令に応じてRAM２３から読み出されたデ
ータが演算装置２４に供給され、演算装置２４に
おいて所定の演算処理が実行される。
第２図のDSP２においてループ演算を実行す
る場合、第１図の場合と異なり、プログラム
ROM２１に格納されたループプログラムの先頭
に繰り返し回数を指定するデータを格納する必要
はない。ループ演算において処理されるべきデー
タは、RAM２２に予め格納される。この場合、
RAM２２に格納されるデータの１ビツトがルー
プ制御用ビツトとして用いられる。RAM２２に
データを書込む場合、最初ループ制御用ビツトに
は「０」が書込まれる。次に最終のループ演算に
おいて用いられるデータのループ制御用ビツトに
「１」が書込まれる。
る場合、第１図の場合と異なり、プログラム
ROM２１に格納されたループプログラムの先頭
に繰り返し回数を指定するデータを格納する必要
はない。ループ演算において処理されるべきデー
タは、RAM２２に予め格納される。この場合、
RAM２２に格納されるデータの１ビツトがルー
プ制御用ビツトとして用いられる。RAM２２に
データを書込む場合、最初ループ制御用ビツトに
は「０」が書込まれる。次に最終のループ演算に
おいて用いられるデータのループ制御用ビツトに
「１」が書込まれる。
ループ演算のプログラムがプログラムROM２
１からデコーダに供給されると、デコーダ２２
は、ループ終了検出用フラグ回路２５１の出力を
クリアした後、プログラムされた命令を順次実行
する。この命令の実行中にRAM２３から読み出
されたデータのループ制御用ビツトは、ループ制
御回路２５に伝送される。ループ制御回路２５に
おいては、伝送されたループ制御用ビツトのうち
に１つでも「１」であるものが存在する場合に、
ループ終了検出用フラグ回路２５１の出力を
「１」にセツトする。ループ演算が完了し、ルー
プエンド命令がデコーダ２２に与えられると、デ
コーダ２２はループエンド信号をループ制御供給
する。このループエンド信号およびループ終了検
出用フラグ回路２５１の出力信号がアンド回路２
５２に入力される。
１からデコーダに供給されると、デコーダ２２
は、ループ終了検出用フラグ回路２５１の出力を
クリアした後、プログラムされた命令を順次実行
する。この命令の実行中にRAM２３から読み出
されたデータのループ制御用ビツトは、ループ制
御回路２５に伝送される。ループ制御回路２５に
おいては、伝送されたループ制御用ビツトのうち
に１つでも「１」であるものが存在する場合に、
ループ終了検出用フラグ回路２５１の出力を
「１」にセツトする。ループ演算が完了し、ルー
プエンド命令がデコーダ２２に与えられると、デ
コーダ２２はループエンド信号をループ制御供給
する。このループエンド信号およびループ終了検
出用フラグ回路２５１の出力信号がアンド回路２
５２に入力される。
従つて、ループ演算が完了した時に、ループ終
了検出フラグがセツトされている場合には、アン
ド回路２５２から「１」の信号が出力される。ア
ンド回路２５２から「１」が出力されると、それ
により、ループの終了が指令され、プログラム
ROM２１は、次の新しいプログラムをデコーダ
に供給する。一方、ループ終了検出用フラグがセ
ツトされていない場合には、アンド回路２５２の
出力は「０」であり、この場合には、プログラム
ROM２１は、ループの先頭に戻つて、再たび同
じループのプログラムをデコーダに供給する。こ
のようにして、第２図のDSPにおいては、RAM
２３に書込まれたデータによりループ演算の終了
または再起動が制御される。
了検出フラグがセツトされている場合には、アン
ド回路２５２から「１」の信号が出力される。ア
ンド回路２５２から「１」が出力されると、それ
により、ループの終了が指令され、プログラム
ROM２１は、次の新しいプログラムをデコーダ
に供給する。一方、ループ終了検出用フラグがセ
ツトされていない場合には、アンド回路２５２の
出力は「０」であり、この場合には、プログラム
ROM２１は、ループの先頭に戻つて、再たび同
じループのプログラムをデコーダに供給する。こ
のようにして、第２図のDSPにおいては、RAM
２３に書込まれたデータによりループ演算の終了
または再起動が制御される。
第２図のループ終了検出用フラグ回路２５１
は、例えば、第３図に示されるような簡単なフリ
ツプフロツプ回路により実現され得る。
は、例えば、第３図に示されるような簡単なフリ
ツプフロツプ回路により実現され得る。
本発明によれば、汎用デイジタル信号処理装置
において、非常に小規模な回路でループ演算制御
を行うことが可能であり、それにより、汎用デイ
ジタル信号処理装置を小形化することができる。
において、非常に小規模な回路でループ演算制御
を行うことが可能であり、それにより、汎用デイ
ジタル信号処理装置を小形化することができる。
第１図は、従来形のループ演算制御方式を用い
たデイジタル信号処理装置のブロツク回路、第２
図は、本発明の一実施例としてのループ演算制御
方式を用いたデイジタル信号処理装置のブロツク
回路、第３図は、第２図の回路におけるループ終
了検出用フラグ回路の１構成例を示す回路図であ
る。 （符号の説明）、１……デイジタル信号処理装
置、１１……プログラムROM、１２……デコー
ダ、１３……RAM、１４……演算装置、１５…
…ループ演算制御回路、１５１……ループカウン
タ、１５２……終了検出回路、２……デイジタル
信号処理装置、２１……プログラムROM、２２
……デコーダ、２３……RAM、２４……演算装
置、２５……ループ演算制御回路、２５１……ル
ープ終了検出用フラグ回路、２５２……アンド回
路、NA１，NA２，NA３……ナンドゲード、
IV……インバータ。
たデイジタル信号処理装置のブロツク回路、第２
図は、本発明の一実施例としてのループ演算制御
方式を用いたデイジタル信号処理装置のブロツク
回路、第３図は、第２図の回路におけるループ終
了検出用フラグ回路の１構成例を示す回路図であ
る。 （符号の説明）、１……デイジタル信号処理装
置、１１……プログラムROM、１２……デコー
ダ、１３……RAM、１４……演算装置、１５…
…ループ演算制御回路、１５１……ループカウン
タ、１５２……終了検出回路、２……デイジタル
信号処理装置、２１……プログラムROM、２２
……デコーダ、２３……RAM、２４……演算装
置、２５……ループ演算制御回路、２５１……ル
ープ終了検出用フラグ回路、２５２……アンド回
路、NA１，NA２，NA３……ナンドゲード、
IV……インバータ。
Claims (1)
- １ デイジタル信号処理装置におけるループ演算
の再起動および終了の切換えを行うループ演算制
御方式において、該ループ演算に用いられるデー
タを格納したRAMの各ワードにループ制御用の
ビツトを付加し、該ループ演算が完了する毎に該
ループ制御用ビツトを判別することにより該ルー
プ演算の再起動または終了を指令するようにした
ことを特徴とする、ループ演算制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56132067A JPS5833752A (ja) | 1981-08-25 | 1981-08-25 | デイジタル信号処理装置におけるル−プ演算制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56132067A JPS5833752A (ja) | 1981-08-25 | 1981-08-25 | デイジタル信号処理装置におけるル−プ演算制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5833752A JPS5833752A (ja) | 1983-02-28 |
| JPS6346871B2 true JPS6346871B2 (ja) | 1988-09-19 |
Family
ID=15072734
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56132067A Granted JPS5833752A (ja) | 1981-08-25 | 1981-08-25 | デイジタル信号処理装置におけるル−プ演算制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5833752A (ja) |
-
1981
- 1981-08-25 JP JP56132067A patent/JPS5833752A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5833752A (ja) | 1983-02-28 |
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