JPS5833752A - デイジタル信号処理装置におけるル−プ演算制御方式 - Google Patents
デイジタル信号処理装置におけるル−プ演算制御方式Info
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- JPS5833752A JPS5833752A JP56132067A JP13206781A JPS5833752A JP S5833752 A JPS5833752 A JP S5833752A JP 56132067 A JP56132067 A JP 56132067A JP 13206781 A JP13206781 A JP 13206781A JP S5833752 A JPS5833752 A JP S5833752A
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- Japan
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- loop
- circuit
- ram
- data
- digital signal
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/32—Address formation of the next instruction, e.g. by incrementing the instruction counter
- G06F9/322—Address formation of the next instruction, e.g. by incrementing the instruction counter for non-sequential address
- G06F9/325—Address formation of the next instruction, e.g. by incrementing the instruction counter for non-sequential address for loops, e.g. loop detection or loop counter
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本１ｉｌｊＩは、ディジタル償４＃縄膳装置におけるル
ープ演算制御方式に閤する。
ープ演算制御方式に閤する。
一毅に、ｉＦＬ用ディジタル儒ＩＪ６１１錬置（ＤＩＰ
）においては、岡−〇演算鵡瑠を繰〕返し行うえめのル
ープ演算が多用１れて−る。このようなループ演算にお
いては、過電ＢＡＭＫ格納堪れ九−１０ツクのデータが
１ループの演算処履が実行される＊に順次読み出される
。第１−には、従来形のループ演算制御方式を用いえ汎
用ディジタル信号処理装置が示される。菖１図の汎用Ｄ
８Ｆ１に拡、ｆａ／？ＡＢＯＭ１１、ＰＨ−〆１！、ｉ
ＬＡＭ１３、演算装置１４およびルーｌ演算制御−路１
５が設けられている。ループ演算制御回路１５は、ルー
プカウンタ１１５１および終了検出Ｂ１１１！ｉ！を有
する。
）においては、岡−〇演算鵡瑠を繰〕返し行うえめのル
ープ演算が多用１れて−る。このようなループ演算にお
いては、過電ＢＡＭＫ格納堪れ九−１０ツクのデータが
１ループの演算処履が実行される＊に順次読み出される
。第１−には、従来形のループ演算制御方式を用いえ汎
用ディジタル信号処理装置が示される。菖１図の汎用Ｄ
８Ｆ１に拡、ｆａ／？ＡＢＯＭ１１、ＰＨ−〆１！、ｉ
ＬＡＭ１３、演算装置１４およびルーｌ演算制御−路１
５が設けられている。ループ演算制御回路１５は、ルー
プカウンタ１１５１および終了検出Ｂ１１１！ｉ！を有
する。
第１図０Ｄ８ＰＩにおいて、ループ演算が実行される態
様を以下に説明す為。
様を以下に説明す為。
グ四ダラムＢＯＭ１１＋ｌＤルーグ演算ｆ四ダラムを格
納した領域には、先１１にルーｆｔ）＠ｊ）返し回数を
指定したデータが記憶されている。デコーダ１２ｄ、ｆ
ロダラムＲＯＭＩＩＫ格納されたプロダラムを願次読み
出し、ｆロｒラムＯ内容に応じて、ＲＡＭｌ５Ｋ格納さ
れたデーｌを読み出し演算装置においてディジタル信４
Ｉ）＃！＆鳳を実行させる。
納した領域には、先１１にルーｆｔ）＠ｊ）返し回数を
指定したデータが記憶されている。デコーダ１２ｄ、ｆ
ロダラムＲＯＭＩＩＫ格納されたプロダラムを願次読み
出し、ｆロｒラムＯ内容に応じて、ＲＡＭｌ５Ｋ格納さ
れたデーｌを読み出し演算装置においてディジタル信４
Ｉ）＃！＆鳳を実行させる。
ループ演算がｆログラム１１九ている場金ＫＦｉ、デ；
−〆１２は、プロダラムｏ＊ｙｓに格納畜れえ繰）返し
回数をルーｆ梳算制御園踏１６に供給する。
−〆１２は、プロダラムｏ＊ｙｓに格納畜れえ繰）返し
回数をルーｆ梳算制御園踏１６に供給する。
次いでデコーダ１ｓは、ｆｗｒダラムされえ命令に従っ
てＲＡＭｌ５かもデータを順次読み出し演算装置１４Ｋ
かいてディジタル鵡履を実行させゐ。
てＲＡＭｌ５かもデータを順次読み出し演算装置１４Ｋ
かいてディジタル鵡履を実行させゐ。
デコーダ１２がｆｖｓダラムＲＯＭＩＩからループエン
ド命令を受取つ九とき、デ；−メｌ鵞嬬、ループエンド
信号をループ演算制御回路１５に供給する。ループ演算
制御回路１３においては、デ；−〆１２からのループエ
ンド信号をループカウンタｌ５ＩＫかいてカウントシ、
カウント数が前記Ｏ繰）遮し指定回数に達し九か否かが
終了検出回路ｌ５２Ｋかいて検出畜れる。カウント数が
指定回数に達しなｉ場合は、デ胃ダラムＲＯＭＩＩＫシ
ーては、ループ演算ｆｖｘダラムＯ先願位置に戻って、
プＷ／ラムが順次デコーダに供給される。
ド命令を受取つ九とき、デ；−メｌ鵞嬬、ループエンド
信号をループ演算制御回路１５に供給する。ループ演算
制御回路１３においては、デ；−〆１２からのループエ
ンド信号をループカウンタｌ５ＩＫかいてカウントシ、
カウント数が前記Ｏ繰）遮し指定回数に達し九か否かが
終了検出回路ｌ５２Ｋかいて検出畜れる。カウント数が
指定回数に達しなｉ場合は、デ胃ダラムＲＯＭＩＩＫシ
ーては、ループ演算ｆｖｘダラムＯ先願位置に戻って、
プＷ／ラムが順次デコーダに供給される。
従って、デコーダ１２紘、ルーダエンド命令ＫＲ遣す為
まで同−ＱｆｗｘダラムをＲＡＭ１３０新しいデータに
対して実行する。このようにして、ループ演算が繰〕返
し実行され、ループカウンタ１！ｓ１のカウント数が摺
電回数に達すると、プロ／９ムａＯＭ１１ｊ、ループを
抜けて、新しいグロダラムＯ実行Ｅｌｌる。
まで同−ＱｆｗｘダラムをＲＡＭ１３０新しいデータに
対して実行する。このようにして、ループ演算が繰〕返
し実行され、ループカウンタ１！ｓ１のカウント数が摺
電回数に達すると、プロ／９ムａＯＭ１１ｊ、ループを
抜けて、新しいグロダラムＯ実行Ｅｌｌる。
前述し九第１１１０Ｄ８ＰＫおけるループ演算制御にお
いては、ループカウンタ１５１および終了検出回路１ｇ
２を有するループ演算制御１１１１１１８を設ける必要
があ〕、その丸め！イクロ７”ａセタサエエ枦ト等の小
形プロ七ｙ？に適用する場合、または、デ田セｙす自体
を小形する場合に不利であるという問題があった。
いては、ループカウンタ１５１および終了検出回路１ｇ
２を有するループ演算制御１１１１１１８を設ける必要
があ〕、その丸め！イクロ７”ａセタサエエ枦ト等の小
形プロ七ｙ？に適用する場合、または、デ田セｙす自体
を小形する場合に不利であるという問題があった。
本発明の支な目的は、従来ＳＯ問題点Ｋかんがみ、汎用
ディジタル信号ｌ６１１装置において、非常に小規模の
回路でループ演算制御を行うことを可能ならしめ、それ
によ１、帆用ディジタル信４＃鵡理装置を小形化するこ
とができる、ループ演算制御方式を提供することにある
。
ディジタル信号ｌ６１１装置において、非常に小規模の
回路でループ演算制御を行うことを可能ならしめ、それ
によ１、帆用ディジタル信４＃鵡理装置を小形化するこ
とができる、ループ演算制御方式を提供することにある
。
算に用いられるデータを格納し九ＲＡＭの令ワードにル
ープ制御用のＴｔ？ ）を付加し、該ループ演算が完了
する毎に腋ルーｆＩＩ制御用ビートを４１１１ｊｌすゐ
ζ七によ）該ループ演算０？！起動宜九は終了を細令す
ゐようにし丸こと會轡黴とす為、ルーｌ演算制御方式が
提供１れる。
ープ制御用のＴｔ？ ）を付加し、該ループ演算が完了
する毎に腋ルーｆＩＩ制御用ビートを４１１１ｊｌすゐ
ζ七によ）該ループ演算０？！起動宜九は終了を細令す
ゐようにし丸こと會轡黴とす為、ルーｌ演算制御方式が
提供１れる。
本ｌｉ―の一実施例としてのループ演算制御方式を用い
えディジタル儒号処履装置（ＤＩＦ）が第２閣に示され
為。ｔｌｌｉ２ｍｔ）Ｄ８Ｐ２ＫＦｉ、ゾーダラＡＢＯ
Ｍ２１、デコーダ２２、ＲＡＭ２３、演算装置２４およ
びルーｆｔｌ１［算制御ｒｌｉｌｌ＆２Ｂが設けられる
。ループ演算制御回路２５は、ループ終了検出用フラグ
回路２５１、およびアンド回路Ｈ１を有する。
えディジタル儒号処履装置（ＤＩＦ）が第２閣に示され
為。ｔｌｌｉ２ｍｔ）Ｄ８Ｐ２ＫＦｉ、ゾーダラＡＢＯ
Ｍ２１、デコーダ２２、ＲＡＭ２３、演算装置２４およ
びルーｆｔｌ１［算制御ｒｌｉｌｌ＆２Ｂが設けられる
。ループ演算制御回路２５は、ループ終了検出用フラグ
回路２５１、およびアンド回路Ｈ１を有する。
ｊ１１２ｍＩｏｐ８ＰｚＫ＊ｈ？は、前ｖｔ＝ｏｗｎｗ
。
。
場合と同様に、ゾ關グラＡｉＬＯＭ２１に格納堪れ九デ
四ダラム命令がデコーダ２２によ）解ＩＩされ、命令に
応じてＲＡＭ２Ｂから読み出され九データが演算装置２
４に供給堪れ、演算装置２４ＫＴｈいて所定の演算ｌ＆
ＩＩが実行畜れる。
四ダラム命令がデコーダ２２によ）解ＩＩされ、命令に
応じてＲＡＭ２Ｂから読み出され九データが演算装置２
４に供給堪れ、演算装置２４ＫＴｈいて所定の演算ｌ＆
ＩＩが実行畜れる。
＄１２１１０ＤＲＩＰ２に＊ｖｓＣルーｆ演１１＊９４
行ｆる場合、第１１！０場会とＡｔ）、プロダラム原飄
ｊｌｌＫ格納され九ルー！デーダラムの先願に繰）返し
回数を指定するデータを格納する必豐はない。
行ｆる場合、第１１！０場会とＡｔ）、プロダラム原飄
ｊｌｌＫ格納され九ルー！デーダラムの先願に繰）返し
回数を指定するデータを格納する必豐はない。
ループ演算において処理名れゐべ自データは、ＲＡＭ１
２に予め格納されゐ、ζＯ場場合ＲＡＭ２２に格納され
るデータ０１ビｖトがルー！制御用ビットとして用いら
れる。ＲＡＭｌ２にデータを書込む場合、最初ループ制
御用ビフ）ＫａｒＯＪが書込まれる０次に最終Ｏループ
演算において用いられるデータのルー！制御用ビットに
「１」が書込まれる。
２に予め格納されゐ、ζＯ場場合ＲＡＭ２２に格納され
るデータ０１ビｖトがルー！制御用ビットとして用いら
れる。ＲＡＭｌ２にデータを書込む場合、最初ループ制
御用ビフ）ＫａｒＯＪが書込まれる０次に最終Ｏループ
演算において用いられるデータのルー！制御用ビットに
「１」が書込まれる。
ループ演算０７” ｏダラムがデｍｌラムＲＯＭ２１か
らデフ−〆に供給されると、デコーダ２２は、ルー！終
了検出用フラグ囲路２５１０出力をタリアした後、ｆｖ
ｘダラム畜れ九命令を順次実行する。
らデフ−〆に供給されると、デコーダ２２は、ルー！終
了検出用フラグ囲路２５１０出力をタリアした後、ｆｖ
ｘダラム畜れ九命令を順次実行する。
この命令の実行中にＲＡＭ２ｍから読み出されたデータ
のループ制御用ビット線、ループ制御回路２５に伝送さ
れる。ループ制御回路２Ｉにおいては、伝送畜れ九ルー
プ制御用ピッ）０うちに１つでもｒｌＪであるものが存
在する場合に、ループ終了検出用７ラダ■路２８１＠出
力をｒｌＪＫ−にシトすゐ、ループ演算が完了し、ルー
プエンド命令がデ；−！２２に与えられゐと、デ；−ダ
！２はループエンド信号をループ制御供給する。このル
ープエンド信号およびルー！終了検出用７ラダ關路２５
１の出力信号がアンド回路２５２に入力される。
のループ制御用ビット線、ループ制御回路２５に伝送さ
れる。ループ制御回路２Ｉにおいては、伝送畜れ九ルー
プ制御用ピッ）０うちに１つでもｒｌＪであるものが存
在する場合に、ループ終了検出用７ラダ■路２８１＠出
力をｒｌＪＫ−にシトすゐ、ループ演算が完了し、ルー
プエンド命令がデ；−！２２に与えられゐと、デ；−ダ
！２はループエンド信号をループ制御供給する。このル
ープエンド信号およびルー！終了検出用７ラダ關路２５
１の出力信号がアンド回路２５２に入力される。
従って、ループ演算が完了し走時に、ループ終了検出７
ラダがセント１れてｉる場合には、アンド回路２８！か
ら「１」の信号が出力される。アンド回路２Ｉ２から「
１」が出力されると、それによシ、ルーｌの終了が指令
され、プルグラ＾ＩＬＯＭ２ ｌは、 次０新しいｆｗ
ダラムをデプー〆に供給する。一方、ルーｆ員了検出用
フラグがセードされていない場合に祉、アンド回路２５
２の出力は「０」であ〕、この鳩舎には、！ログラム８
０Ｍ２１は、ループの先ＷｉＫｍって、再えび同じルー
！のｆｖｘグラムをデｙ−１ｆｌＣ供給する。このよう
にして、ｌＩ意１１０Ｄ８Ｐにおいては、勧Ｎ！！３に
書込まれ九データによりループ演算の終了または再起動
が制御畜れる。
ラダがセント１れてｉる場合には、アンド回路２８！か
ら「１」の信号が出力される。アンド回路２Ｉ２から「
１」が出力されると、それによシ、ルーｌの終了が指令
され、プルグラ＾ＩＬＯＭ２ ｌは、 次０新しいｆｗ
ダラムをデプー〆に供給する。一方、ルーｆ員了検出用
フラグがセードされていない場合に祉、アンド回路２５
２の出力は「０」であ〕、この鳩舎には、！ログラム８
０Ｍ２１は、ループの先ＷｉＫｍって、再えび同じルー
！のｆｖｘグラムをデｙ−１ｆｌＣ供給する。このよう
にして、ｌＩ意１１０Ｄ８Ｐにおいては、勧Ｎ！！３に
書込まれ九データによりループ演算の終了または再起動
が制御畜れる。
第２図のルーｆ＠了検出用ツツダ回踏２５１紘。
例えば、第ｓｍに示されるような簡単＊７Ｖ枦グア１脅
擾グ１路によｔＩＩＩＩＩＩＡされ得る。
擾グ１路によｔＩＩＩＩＩＩＡされ得る。
本尭明によれば、汎用ディジタル信号処理装置において
、非常に小規模な回路でルー！演算制御を行うことが可
能であ）、それによ〕、汎用ディソタル信号処理装饋を
小形化すゐことができる。
、非常に小規模な回路でルー！演算制御を行うことが可
能であ）、それによ〕、汎用ディソタル信号処理装饋を
小形化すゐことができる。
第１図は、従来形のループ演算制御方式を用いたディジ
タル信号処理装置の１０一タ回路、第２図は１本発明の
一実施例としてのループ演算制御方式を用いたディジタ
ル信号処理装置の１０ツク回路、 鮪３Ｅは、ＩＩＨ図の回路におけるループ終了検出用フ
ラグ回路の１構成儒を示す回路図である。 （符漫の説明） １・・・ディジタル信号処理１１ｉ、１１・・・ｌログ
２４８０Ｍ、１２・−ｆ”コ−／、１３＝・ＲＡＭ、１
４・・・演算装置、ｌト・・ループ演８１１４８８１８
．１５１・・・ループカウンタ、１トド・・終了検出回
路、ｉｍ＊ディジタル＊＊処履処置装置１．７１４−ダ
ラム厘Ｎ。 ２２−デ；−〆、２３−＆ムＭ％！４−・演算装置、２
５−ループ演算制御回路、１５１・・・ループ終了検出
７ラグ回踏、２５ト一アンド回路、ＮＡＩ。 Ｎム２．Ｎム３・・・ナンドｒ−ド、ＩＶ・・・インノ
嗜−タ。 特許出願人 富士通株式会社 特許出原代理人 弁理士 實 木 朗 弁理士 酉 舘 和 之 弁理士 内 １） 幸 男 弁理士 山 口 昭 之
タル信号処理装置の１０一タ回路、第２図は１本発明の
一実施例としてのループ演算制御方式を用いたディジタ
ル信号処理装置の１０ツク回路、 鮪３Ｅは、ＩＩＨ図の回路におけるループ終了検出用フ
ラグ回路の１構成儒を示す回路図である。 （符漫の説明） １・・・ディジタル信号処理１１ｉ、１１・・・ｌログ
２４８０Ｍ、１２・−ｆ”コ−／、１３＝・ＲＡＭ、１
４・・・演算装置、ｌト・・ループ演８１１４８８１８
．１５１・・・ループカウンタ、１トド・・終了検出回
路、ｉｍ＊ディジタル＊＊処履処置装置１．７１４−ダ
ラム厘Ｎ。 ２２−デ；−〆、２３−＆ムＭ％！４−・演算装置、２
５−ループ演算制御回路、１５１・・・ループ終了検出
７ラグ回踏、２５ト一アンド回路、ＮＡＩ。 Ｎム２．Ｎム３・・・ナンドｒ−ド、ＩＶ・・・インノ
嗜−タ。 特許出願人 富士通株式会社 特許出原代理人 弁理士 實 木 朗 弁理士 酉 舘 和 之 弁理士 内 １） 幸 男 弁理士 山 口 昭 之
Claims (1)
- ディジタル儒４＃魁理義置におけるループ演算Ｏ？１１
ｍ励および終了の切換えを行うループ演算制御方式にお
いて、該ループ演算に用−られるデータを格納したＲＡ
Ｍの各ワードに、／−デ制御用のビｉトを付加し、該ル
ープ演算が完了する毎Ｋａｌｌループ制御用ピントを判
別することにより該ループ演算の再起動まえは終了を指
令するようにしたことを轡黴とする、ループ演算制御方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56132067A JPS5833752A (ja) | 1981-08-25 | 1981-08-25 | デイジタル信号処理装置におけるル−プ演算制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56132067A JPS5833752A (ja) | 1981-08-25 | 1981-08-25 | デイジタル信号処理装置におけるル−プ演算制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5833752A true JPS5833752A (ja) | 1983-02-28 |
| JPS6346871B2 JPS6346871B2 (ja) | 1988-09-19 |
Family
ID=15072734
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56132067A Granted JPS5833752A (ja) | 1981-08-25 | 1981-08-25 | デイジタル信号処理装置におけるル−プ演算制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5833752A (ja) |
-
1981
- 1981-08-25 JP JP56132067A patent/JPS5833752A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6346871B2 (ja) | 1988-09-19 |
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