JPS6347163B2 - - Google Patents
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- Publication number
- JPS6347163B2 JPS6347163B2 JP56189406A JP18940681A JPS6347163B2 JP S6347163 B2 JPS6347163 B2 JP S6347163B2 JP 56189406 A JP56189406 A JP 56189406A JP 18940681 A JP18940681 A JP 18940681A JP S6347163 B2 JPS6347163 B2 JP S6347163B2
- Authority
- JP
- Japan
- Prior art keywords
- reference signal
- signal
- circuit
- output
- phase detector
- Prior art date
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- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D13/00—Circuits for comparing the phase or frequency of two mutually-independent oscillations
- H03D13/003—Circuits for comparing the phase or frequency of two mutually-independent oscillations in which both oscillations are converted by logic means into pulses which are applied to filtering or integrating means
- H03D13/004—Circuits for comparing the phase or frequency of two mutually-independent oscillations in which both oscillations are converted by logic means into pulses which are applied to filtering or integrating means the logic means delivering pulses at more than one terminal, e.g. up and down pulses
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
この発明は、基準信号と比較信号とを有する位
相ロツク・ループPLL用の２個の入力端子と２
個の出力端子を備えたデジタル位相検出器に関す
る。
相ロツク・ループPLL用の２個の入力端子と２
個の出力端子を備えたデジタル位相検出器に関す
る。
それにおいては、基準信号は第１の入力端子へ
供給され、比較信号は第２の入力端子へ供給され
る。第１の出力端子は基準信号が位相が比較信号
より進んでいる時に第１の出力信号を発生し、第
２の出力端子は基準信号の位相が比較信号より遅
れている時に第２の出力信号を発生し、これ等出
力信号のパルス幅はそれぞれ基準信号と比較信号
との間の位相差の値に比例している。
供給され、比較信号は第２の入力端子へ供給され
る。第１の出力端子は基準信号が位相が比較信号
より進んでいる時に第１の出力信号を発生し、第
２の出力端子は基準信号の位相が比較信号より遅
れている時に第２の出力信号を発生し、これ等出
力信号のパルス幅はそれぞれ基準信号と比較信号
との間の位相差の値に比例している。
そのような位相検出器は、例えば基準信号とし
ての制御信号による電圧制御発振器の出力信号を
比較信号として同期化するための位相ロツク・ル
ープPLL方式に使用することが望ましい。位相
検出器は基準信号の位相を比較信号の位相と比較
する。全く位相差に依存して、位相検出器の一方
または他方の出力端子の何れかにパルス幅が位相
差の値に比例する出力信号が発生される。増幅器
および波器を経て出力信号は制御信号として発
振器へ供給される。
ての制御信号による電圧制御発振器の出力信号を
比較信号として同期化するための位相ロツク・ル
ープPLL方式に使用することが望ましい。位相
検出器は基準信号の位相を比較信号の位相と比較
する。全く位相差に依存して、位相検出器の一方
または他方の出力端子の何れかにパルス幅が位相
差の値に比例する出力信号が発生される。増幅器
および波器を経て出力信号は制御信号として発
振器へ供給される。
以上説明したような型式の通常の位相検出器
は、基準信号の中断が起つた場合に再蓄積した基
準信号の位相がもとの基準信号の位相より進相で
ある時に誤動作特性を示す。位相はその時ゼロの
代りに2πで平衡される。この誤動作特性は中断
前の基準信号が中断後の基準信号とは異なつた信
号源から得られる時にも生じる。
は、基準信号の中断が起つた場合に再蓄積した基
準信号の位相がもとの基準信号の位相より進相で
ある時に誤動作特性を示す。位相はその時ゼロの
代りに2πで平衡される。この誤動作特性は中断
前の基準信号が中断後の基準信号とは異なつた信
号源から得られる時にも生じる。
この発明の目的は、上述のような型式のまた異
なる位相の二重基準信号によつて制御される時に
も、信号の中断に続いて如何なる場合にも位相を
ゼロに調節するデジタル位相検出器を提供するこ
とである。
なる位相の二重基準信号によつて制御される時に
も、信号の中断に続いて如何なる場合にも位相を
ゼロに調節するデジタル位相検出器を提供するこ
とである。
この発明によれば、上記目的は、２個の入力端
子と２個の出力端子を有し、その出力端子がそれ
ぞれ位相検出器の各入力端子に接続され、基準信
号と比較信号の両者をその各入力端子に供給され
る修正回路を先行して設けた位相検出器によつて
達成される。その修正回路は基準信号の中断に続
いて基準信号と比較信号の両者の後縁が同時にス
イツチングされるか或は基準信号の後縁が比較信
号の後縁より遅れてスイツチングされるようにそ
の入力、出力端子間のスイツチングを行なう。
子と２個の出力端子を有し、その出力端子がそれ
ぞれ位相検出器の各入力端子に接続され、基準信
号と比較信号の両者をその各入力端子に供給され
る修正回路を先行して設けた位相検出器によつて
達成される。その修正回路は基準信号の中断に続
いて基準信号と比較信号の両者の後縁が同時にス
イツチングされるか或は基準信号の後縁が比較信
号の後縁より遅れてスイツチングされるようにそ
の入力、出力端子間のスイツチングを行なう。
このようにして基準信号と比較信号の両者は、
制御信号の位相関係と独立に、中断の前後で位相
調節が確実にゼロになり2πにならないように行
なわれるためにデジタル位相検出器に常に予定の
順序で供給される。
制御信号の位相関係と独立に、中断の前後で位相
調節が確実にゼロになり2πにならないように行
なわれるためにデジタル位相検出器に常に予定の
順序で供給される。
適当な時間に位相検出器の入力端子に対する基
準信号と比較信号のこのスイツチングを行なうた
めに、１つの実施態様によれば次のような構成の
修正回路が提供される。すなわち、その修正回路
は２個のスイツチングゲートを具備し、それらゲ
ートの出力端子はそれぞれ修正回路の出力端子に
接続され、各スイツチングゲートはそれぞれ２個
の入力端子を持ち、その一方は修正回路の関係す
る入力端子にそれぞれ接続され、他方は基準信号
が中断後に実効的に回復した時にスイツチングゲ
ートを同時に或は縦続的にスイツチングさせる論
理回路を経て制御される。
準信号と比較信号のこのスイツチングを行なうた
めに、１つの実施態様によれば次のような構成の
修正回路が提供される。すなわち、その修正回路
は２個のスイツチングゲートを具備し、それらゲ
ートの出力端子はそれぞれ修正回路の出力端子に
接続され、各スイツチングゲートはそれぞれ２個
の入力端子を持ち、その一方は修正回路の関係す
る入力端子にそれぞれ接続され、他方は基準信号
が中断後に実効的に回復した時にスイツチングゲ
ートを同時に或は縦続的にスイツチングさせる論
理回路を経て制御される。
この論理回路が基準信号の中断の開始および終
了を簡単な方法で決定できるように別の実施態様
として次のような論理回路が提供される。すなわ
ち、その論理回路は単安定回路を具備し、この単
安定回路は基準信号の前縁によつて制御され、基
準信号が供給されている限りターンオン状態に留
まつている。基準信号が中断した時には信号時間
が経過するとスイツチングゲートの阻止を開始す
る。
了を簡単な方法で決定できるように別の実施態様
として次のような論理回路が提供される。すなわ
ち、その論理回路は単安定回路を具備し、この単
安定回路は基準信号の前縁によつて制御され、基
準信号が供給されている限りターンオン状態に留
まつている。基準信号が中断した時には信号時間
が経過するとスイツチングゲートの阻止を開始す
る。
実施態様の１つによれば、修正回路中のスイツ
チングゲートの制御はトリガー回路を具備した論
理回路によつて行なわれる。そのトリガー回路は
単安定回路がそのターンオン状態にある時にその
動作位置にされており、トリガー回路の一方の出
力端子はインバータを経て基準信号を制御するス
イツチングゲートの第２の入力端子に結合され、
トリガー回路の他方の出力端子は比較信号を制御
するスイツチングゲートの第２の入力端子に結合
されている。トリガー回路はゲート回路を経て動
作位置へ制御されることができ、それは単安定回
路の出力信号と比較信号とによつて制御されるこ
とができる。
チングゲートの制御はトリガー回路を具備した論
理回路によつて行なわれる。そのトリガー回路は
単安定回路がそのターンオン状態にある時にその
動作位置にされており、トリガー回路の一方の出
力端子はインバータを経て基準信号を制御するス
イツチングゲートの第２の入力端子に結合され、
トリガー回路の他方の出力端子は比較信号を制御
するスイツチングゲートの第２の入力端子に結合
されている。トリガー回路はゲート回路を経て動
作位置へ制御されることができ、それは単安定回
路の出力信号と比較信号とによつて制御されるこ
とができる。
基準信号のスイツチングの時間遅延はさらに別
の実施態様によつて保証される。すなわち、ゲー
ト回路は単安定回路がそのターンオン状態に置か
れ、かつ比較信号が供給される時には何時でも再
設定される。その実施態様においては基準信号を
制御するスイツチングゲートの第２の入力端子に
並列にキヤパシタが配置される。
の実施態様によつて保証される。すなわち、ゲー
ト回路は単安定回路がそのターンオン状態に置か
れ、かつ比較信号が供給される時には何時でも再
設定される。その実施態様においては基準信号を
制御するスイツチングゲートの第２の入力端子に
並列にキヤパシタが配置される。
以下、本発明を添付図面第１図乃至第４図を参
照に詳細に説明する。
照に詳細に説明する。
第１図に示すPLL方式では電圧制御発振器
VCOの周波数および位相は基準信号の周波数お
よび位相の両者に対して調整される。基準信号Ｒ
はデジタル位相検出器PDTの一方の入力端子へ
供給され、一方発振器VCOの出力信号は位相検
出器PDTの他方の入力端子へ比較信号Ｖとして
供給される。位相検出器PDTは、基準信号Ｒが
その位相が比較信号Ｖの位相より進相である時に
は常に出力信号が出力端子PUに生じ、基準信号
Ｒの位相が比較信号Ｖの位相より遅れている時に
は出力信号が出力端子PDに生じるように設計さ
れている。それに関連して、出力信号は位相差値
に比例したパルス幅を有し、増幅器Vrおよびロ
ーパスフイルタＦを介して電圧制御発振器VCO
の制御入力端子へ制御信号Urとして供給される。
VCOの周波数および位相は基準信号の周波数お
よび位相の両者に対して調整される。基準信号Ｒ
はデジタル位相検出器PDTの一方の入力端子へ
供給され、一方発振器VCOの出力信号は位相検
出器PDTの他方の入力端子へ比較信号Ｖとして
供給される。位相検出器PDTは、基準信号Ｒが
その位相が比較信号Ｖの位相より進相である時に
は常に出力信号が出力端子PUに生じ、基準信号
Ｒの位相が比較信号Ｖの位相より遅れている時に
は出力信号が出力端子PDに生じるように設計さ
れている。それに関連して、出力信号は位相差値
に比例したパルス幅を有し、増幅器Vrおよびロ
ーパスフイルタＦを介して電圧制御発振器VCO
の制御入力端子へ制御信号Urとして供給される。
位相検出器PDTは２個の同様の構造の回路部
分より構成されている。出力PUは基準信号Ｒに
対する入力に関係し、出力PDは比較信号Ｖに対
する入力に関係する。出力端子PUおよびPDがＨ
状態にある中性正常位置、すなわち非付勢状態か
ら関係する信号の後縁に対応する関係出力がＬ状
態すなわち付勢状態へ切換えられる。もしも一つ
の出力がすでに付勢状態であるならば、関係入力
端子におけるさらに別の後縁はもはや出力の状態
に何の影響も持たない。もしも１つの出力が付勢
されるならば、そして信号の後縁が非付勢の側の
前記回路部分の出力に生じるならば、その時には
付勢された出力は再び非付勢状態（Ｈ状態）へ切
換えられ、位相検出器はその中性正常位置（PU
＝Ｈ，PD＝Ｈ）を再び取る。両方の出力端子が
非付勢（Ｈ状態）である時および両信号Ｒおよび
Ｖの後縁が同時に両入力端子に出現する時、ほん
の短い電圧パルスが２個の出力PUおよびPDに現
われ、それは相互にその効果を補償する。
分より構成されている。出力PUは基準信号Ｒに
対する入力に関係し、出力PDは比較信号Ｖに対
する入力に関係する。出力端子PUおよびPDがＨ
状態にある中性正常位置、すなわち非付勢状態か
ら関係する信号の後縁に対応する関係出力がＬ状
態すなわち付勢状態へ切換えられる。もしも一つ
の出力がすでに付勢状態であるならば、関係入力
端子におけるさらに別の後縁はもはや出力の状態
に何の影響も持たない。もしも１つの出力が付勢
されるならば、そして信号の後縁が非付勢の側の
前記回路部分の出力に生じるならば、その時には
付勢された出力は再び非付勢状態（Ｈ状態）へ切
換えられ、位相検出器はその中性正常位置（PU
＝Ｈ，PD＝Ｈ）を再び取る。両方の出力端子が
非付勢（Ｈ状態）である時および両信号Ｒおよび
Ｖの後縁が同時に両入力端子に出現する時、ほん
の短い電圧パルスが２個の出力PUおよびPDに現
われ、それは相互にその効果を補償する。
次に位相検出器PDがPU＝ＨおよびPD＝Ｈの
正常位置からスタートすることによつて、関係出
力端子（Ｌ状態）を付勢する最初の後縁はアーリ
ーエツジ（early edge）と呼ばれ非付勢状態（Ｈ
状態）へ出力を戻すように切換える特定の後縁は
レートエツジ（lete edge）と呼ばれる。付勢さ
れた（Ｌ状態）出力PUの場合には電圧制御発振
器VCDはPLL回路において遅延される。しかし
ながら、この位相は付勢された出力端子PDの場
合には加速される。動作中における基準信号Ｒの
故障或は中断が生じることは予め考えて置かなけ
ればならない。そのような中断はまた、第１の基
準信号源から第２の基準信号源へ切換えることに
よつて生じることもある。基準信号の故障或は中
断の両者は認識されなければならない。モジユー
ルの許容誤差などのために中断後に現われる基準
信号は中断や故障が発生する前に生じていた基準
信号と比較して正、負何れかの方向に位相変化が
生じることもある。中断後に生じる基準信号の位
相が中断前に生じていた基準信号の位相より進相
である時、位相調節は第３図に示す信号図形から
明らかなように悪い方向に行なわれる。
正常位置からスタートすることによつて、関係出
力端子（Ｌ状態）を付勢する最初の後縁はアーリ
ーエツジ（early edge）と呼ばれ非付勢状態（Ｈ
状態）へ出力を戻すように切換える特定の後縁は
レートエツジ（lete edge）と呼ばれる。付勢さ
れた（Ｌ状態）出力PUの場合には電圧制御発振
器VCDはPLL回路において遅延される。しかし
ながら、この位相は付勢された出力端子PDの場
合には加速される。動作中における基準信号Ｒの
故障或は中断が生じることは予め考えて置かなけ
ればならない。そのような中断はまた、第１の基
準信号源から第２の基準信号源へ切換えることに
よつて生じることもある。基準信号の故障或は中
断の両者は認識されなければならない。モジユー
ルの許容誤差などのために中断後に現われる基準
信号は中断や故障が発生する前に生じていた基準
信号と比較して正、負何れかの方向に位相変化が
生じることもある。中断後に生じる基準信号の位
相が中断前に生じていた基準信号の位相より進相
である時、位相調節は第３図に示す信号図形から
明らかなように悪い方向に行なわれる。
時点ｔ１において位相検出器PDTの中性正常
位置（PU＝Ｈ，PD＝Ｈ）が存在する。基準信号
Ｒの後縁は時点ｔ２に生じ、それ故アーリーエツ
ジとして作用し、出力PUを付勢する（Ｌ状態）。
時点ｔ３において比較信号Ｖの後縁がレートエツ
ジとして作用し、出力PUを再び非付勢状態（Ｈ
状態）に切換える。出力PUの信号のパルス幅は
ｔ３とｔ２の時間差で決定される。理想的な場合
にはｔ３−ｔ２＝０である。すなわち基準信号Ｒ
は比較信号Ｖと位相が一致している。また時点ｔ
４においては両出力PUおよびPDは非付勢状態
（Ｈ状態）である。したがつて比較信号Ｖの後縁
は時点ｔ５にアーリーエツジとして作用し、出力
PD（Ｌ状態）を付勢する。基準信号Ｒの中断後の
最初の時期に時点ｔ６に基準信号Ｒの後縁が生じ
る。この特定の時点ｔ６において出力PDが付勢
されている（Ｌ状態）と考えると、基準信号Ｒの
後縁はレートエツジとして作用し、出力PDを非
付勢状態（Ｈ状態）へ切換える。このようにして
位相検出器PDTの正常位置（PU＝Ｈ，PD＝Ｈ）
が再設定される。それ故、時点ｔ７においては比
較信号Ｖの後縁は、時点ｔ７とｔ６との間の時間
または位相差Δφが信号周期のほんの一部分のよ
うな短いものである時であつてさえもアーリーエ
ツジとして再び評価される。出力PDにおける出
力信号はそれ故（2π−Δφ）で決定されるパルス
幅を有している。位相誤差Δφは値2πへ向つて増
加される。
位置（PU＝Ｈ，PD＝Ｈ）が存在する。基準信号
Ｒの後縁は時点ｔ２に生じ、それ故アーリーエツ
ジとして作用し、出力PUを付勢する（Ｌ状態）。
時点ｔ３において比較信号Ｖの後縁がレートエツ
ジとして作用し、出力PUを再び非付勢状態（Ｈ
状態）に切換える。出力PUの信号のパルス幅は
ｔ３とｔ２の時間差で決定される。理想的な場合
にはｔ３−ｔ２＝０である。すなわち基準信号Ｒ
は比較信号Ｖと位相が一致している。また時点ｔ
４においては両出力PUおよびPDは非付勢状態
（Ｈ状態）である。したがつて比較信号Ｖの後縁
は時点ｔ５にアーリーエツジとして作用し、出力
PD（Ｌ状態）を付勢する。基準信号Ｒの中断後の
最初の時期に時点ｔ６に基準信号Ｒの後縁が生じ
る。この特定の時点ｔ６において出力PDが付勢
されている（Ｌ状態）と考えると、基準信号Ｒの
後縁はレートエツジとして作用し、出力PDを非
付勢状態（Ｈ状態）へ切換える。このようにして
位相検出器PDTの正常位置（PU＝Ｈ，PD＝Ｈ）
が再設定される。それ故、時点ｔ７においては比
較信号Ｖの後縁は、時点ｔ７とｔ６との間の時間
または位相差Δφが信号周期のほんの一部分のよ
うな短いものである時であつてさえもアーリーエ
ツジとして再び評価される。出力PDにおける出
力信号はそれ故（2π−Δφ）で決定されるパルス
幅を有している。位相誤差Δφは値2πへ向つて増
加される。
したがつて、通常の位相検出器PDTの動作状
態は次の通りである： 基準信号Ｒの後縁がなくなると比較信号Ｖの後
縁がずつと急激に連続して出現することが位相検
出器PDTによつて検出される。それ故、比較信
号Ｖの後縁は基準信号Ｒの後縁と同期が再設定さ
れるまで時間遅延が行なわれる。再スタートした
基準信号Ｒの後縁が比較信号Ｖの後縁に位相角
Δφ（2πのうちの一部の期間に過ぎないものとす
る）だけ遅れを示す場合には比較信号Ｖの後縁の
時間を遅らせることは値０の方向へ位相角を減少
させるように導く。しかしながら、もしも再スタ
ートした基準信号Ｒの後縁が比較信号Ｖの後縁よ
り位相角Δφだけ進んでいるならば、この位相角
は2πまで増加される。何故ならばこの位相角の
場合のみ基準信号Ｒおよび比較信号Ｖの両者の後
縁は再び一致した位相関係を呈するからである。
それ故、基準信号Ｒの進相の後縁の場合には位相
検出器PDTのロツキング特性は修正の必要があ
る。
態は次の通りである： 基準信号Ｒの後縁がなくなると比較信号Ｖの後
縁がずつと急激に連続して出現することが位相検
出器PDTによつて検出される。それ故、比較信
号Ｖの後縁は基準信号Ｒの後縁と同期が再設定さ
れるまで時間遅延が行なわれる。再スタートした
基準信号Ｒの後縁が比較信号Ｖの後縁に位相角
Δφ（2πのうちの一部の期間に過ぎないものとす
る）だけ遅れを示す場合には比較信号Ｖの後縁の
時間を遅らせることは値０の方向へ位相角を減少
させるように導く。しかしながら、もしも再スタ
ートした基準信号Ｒの後縁が比較信号Ｖの後縁よ
り位相角Δφだけ進んでいるならば、この位相角
は2πまで増加される。何故ならばこの位相角の
場合のみ基準信号Ｒおよび比較信号Ｖの両者の後
縁は再び一致した位相関係を呈するからである。
それ故、基準信号Ｒの進相の後縁の場合には位相
検出器PDTのロツキング特性は修正の必要があ
る。
このために、第２図に示されるような修正回路
KSが設けられ、それは位相検出器PDTに先行し
て配置される。この修正回路は２個の出力端子を
有し、それ等は位相検出器PDTの両入力端子に
それぞれ接続されている。基準信号Ｒは修正回路
KSの一方の入力端子へ供給され、一方比較信号
Ｖは修正回路KSの第２の入力端子へ供給される。
この修正回路KSによつて基準信号Ｒの故障或は
中断事故の際に位相検出器PDTの両入力端子は
非付勢状態（Ｈ状態）にされ、基準信号Ｒのその
後の再スタートで比較信号Ｖの後縁がまず比較信
号Ｖに関係する位相検出器PDTの入力端子に供
給され、その後にのみ基準信号Ｒの後縁が位相検
出器PDTの基準信号Ｒに関係する入力端子に供
給される。この過程において比較信号Ｖの後縁を
受けないままである。何故ならば、この時点にお
いて位相検出器PDTの出力PDはすでに付勢され
ている（PD＝Ｌ）からである。したがつて、基
準信号Ｒの後縁はレートエツジとして作用し、位
相検出器をその正常な位置（PD＝Ｈ，PU＝Ｈ）
へもたらすようにする。さらに基準信号Ｒおよび
比較信号Ｖの両者の後縁は次の信号期間後のみ生
じる。この時点において位相検出器PDTはその
正常位置（PD＝Ｈ，PU＝Ｈ）と仮定したから、
位相は今や適切に調節されている。
KSが設けられ、それは位相検出器PDTに先行し
て配置される。この修正回路は２個の出力端子を
有し、それ等は位相検出器PDTの両入力端子に
それぞれ接続されている。基準信号Ｒは修正回路
KSの一方の入力端子へ供給され、一方比較信号
Ｖは修正回路KSの第２の入力端子へ供給される。
この修正回路KSによつて基準信号Ｒの故障或は
中断事故の際に位相検出器PDTの両入力端子は
非付勢状態（Ｈ状態）にされ、基準信号Ｒのその
後の再スタートで比較信号Ｖの後縁がまず比較信
号Ｖに関係する位相検出器PDTの入力端子に供
給され、その後にのみ基準信号Ｒの後縁が位相検
出器PDTの基準信号Ｒに関係する入力端子に供
給される。この過程において比較信号Ｖの後縁を
受けないままである。何故ならば、この時点にお
いて位相検出器PDTの出力PDはすでに付勢され
ている（PD＝Ｌ）からである。したがつて、基
準信号Ｒの後縁はレートエツジとして作用し、位
相検出器をその正常な位置（PD＝Ｈ，PU＝Ｈ）
へもたらすようにする。さらに基準信号Ｒおよび
比較信号Ｖの両者の後縁は次の信号期間後のみ生
じる。この時点において位相検出器PDTはその
正常位置（PD＝Ｈ，PU＝Ｈ）と仮定したから、
位相は今や適切に調節されている。
この発明の修正回路KSの動作態様について第
２図の回路図および第４図の信号図形を参照に詳
細に説明する。再トリガーすることが可能である
単安定回路MFによつて基準信号Ｒが存在するか
否かの管理が行なわれる。基準信号Ｒの前縁が修
正回路KSの基準信号Ｒ側の入力端子に現われて
いる間は単安定回路MFの出力端子ＱはＨ状態に
留つている。同時に、ゲートＧ４，Ｇ５から成る
トリガー回路はその動作位置（Ｄ＝Ｌ，Ｂ＝Ｈ）
と仮定する。何故ならばＨ状態に対応する電位が
Ｑに与えられ、Ｌ状態に対応する電位が周期的に
点Ａに生じるからである。ゲートＧ６によつて形
成されたインバータを通つてトリガー回路の一方
の出力は基準信号Ｒ側のスイツチングゲートＧ１
の第２の入力端子に導かれ、一方、他方の出力は
比較信号Ｖ側のスイツチングゲートＧ２の第２の
入力端子に直接供給される。トリガー回路のこの
動作位置において基準信号Ｒおよび比較信号Ｖの
両者に対する２個のスイツチングゲートＧ１およ
びＧ２は導通状態である。何故ならば点Ｅおよび
ＢはＨ状態に対応した電位になるからである。
２図の回路図および第４図の信号図形を参照に詳
細に説明する。再トリガーすることが可能である
単安定回路MFによつて基準信号Ｒが存在するか
否かの管理が行なわれる。基準信号Ｒの前縁が修
正回路KSの基準信号Ｒ側の入力端子に現われて
いる間は単安定回路MFの出力端子ＱはＨ状態に
留つている。同時に、ゲートＧ４，Ｇ５から成る
トリガー回路はその動作位置（Ｄ＝Ｌ，Ｂ＝Ｈ）
と仮定する。何故ならばＨ状態に対応する電位が
Ｑに与えられ、Ｌ状態に対応する電位が周期的に
点Ａに生じるからである。ゲートＧ６によつて形
成されたインバータを通つてトリガー回路の一方
の出力は基準信号Ｒ側のスイツチングゲートＧ１
の第２の入力端子に導かれ、一方、他方の出力は
比較信号Ｖ側のスイツチングゲートＧ２の第２の
入力端子に直接供給される。トリガー回路のこの
動作位置において基準信号Ｒおよび比較信号Ｖの
両者に対する２個のスイツチングゲートＧ１およ
びＧ２は導通状態である。何故ならば点Ｅおよび
ＢはＨ状態に対応した電位になるからである。
基準信号Ｒが時点ｔ１１において故障すると、
時間tsの期間の経過後に単安定回路MFが出力端
子ＱがＬ状態である状態にトリガーされる。これ
が時点ｔ１２の状態である。出力端子Ｑにおける
電位の変化によつて、トリガー回路はまたリセツ
ト位置（Ｂ＝Ｌ，Ｄ＝Ｈ）へ再トリガーされる。
この結果、スイツチングゲートＧ１およびＧ２は
阻止状態にされる。位相検出器PDTに供給され
る信号R′およびV′はＨ状態である。時点ｔ１３
において再スタートした基準信号Ｒの最初の前縁
が生じ、それ故単安定回路MFは出力端子ＱにＨ
状態を再び生じる。出力端子ＱがＨ状態になると
比較信号Ｖの存在において時点ｔ１５において点
Ａに後縁（Ａ点の信号の立下り）が生じる。この
時点において出力端子ＱのＨ状態に対応する電位
がゲートＧ４の入力端子に供給されるから、トリ
ガー回路は点Ａにおける後縁によつてその動作位
置に再設定される。
時間tsの期間の経過後に単安定回路MFが出力端
子ＱがＬ状態である状態にトリガーされる。これ
が時点ｔ１２の状態である。出力端子Ｑにおける
電位の変化によつて、トリガー回路はまたリセツ
ト位置（Ｂ＝Ｌ，Ｄ＝Ｈ）へ再トリガーされる。
この結果、スイツチングゲートＧ１およびＧ２は
阻止状態にされる。位相検出器PDTに供給され
る信号R′およびV′はＨ状態である。時点ｔ１３
において再スタートした基準信号Ｒの最初の前縁
が生じ、それ故単安定回路MFは出力端子ＱにＨ
状態を再び生じる。出力端子ＱがＨ状態になると
比較信号Ｖの存在において時点ｔ１５において点
Ａに後縁（Ａ点の信号の立下り）が生じる。この
時点において出力端子ＱのＨ状態に対応する電位
がゲートＧ４の入力端子に供給されるから、トリ
ガー回路は点Ａにおける後縁によつてその動作位
置に再設定される。
最初に、時点ｔ１６において点Ｂに前縁（Ｂ点
の信号の立上り）が生じ、１ゲートサイクル（ゲ
ートにおける遅延時間）後に後縁（Ｄ点の信号の
立下り）が時点ｔ１７に点Ｄに生じる。最後に再
び１ゲートサイクル後に前縁が時点ｔ１８にスイ
ツチングゲートＧ１の入力端子（点Ｅ）に現われ
る。入力端子に並列に接続されたキヤパシタＣ１
によつて上述の最後のゲートサイクルは比較的長
くされている。レベル変換のこのシーケンスのた
めにＨ状態に対応する電位が最初にスイツチング
ゲートＧ２の点Ｂに供給され（時点ｔ１６）、た
だ２ゲートサイクル後（時点ｔ１８）にスイツチ
ングゲートＧ１の点Ｅに供給されることが保証さ
れる。他方、基準信号Ｒがこれ等の時点ｔ１６お
よびｔ１８にスイツチングゲートＧ１に供給さ
れ、比較信号ＶがスイツチングゲートＧ２に供給
されることも保証される。スイツチングゲートＧ
１およびＧ２におけるこれ等２つのスイツチング
状態は全く点Ａにおける時点ｔ１５に現われるべ
き後縁に対する必要条件であることを想起してほ
しい。周知のように点Ａにおけるこの後縁はトリ
ガー回路をその動作位置にもたらす。このように
して基準信号Ｒの再スタート後、最初に比較信号
Ｖの後縁が位相検出器PDTに供給され、その後
でのみ基準信号Ｒの後縁が供給され、それは基準
信号Ｒと比較信号Ｖとの間の位相関係とは独立に
行なわれる。
の信号の立上り）が生じ、１ゲートサイクル（ゲ
ートにおける遅延時間）後に後縁（Ｄ点の信号の
立下り）が時点ｔ１７に点Ｄに生じる。最後に再
び１ゲートサイクル後に前縁が時点ｔ１８にスイ
ツチングゲートＧ１の入力端子（点Ｅ）に現われ
る。入力端子に並列に接続されたキヤパシタＣ１
によつて上述の最後のゲートサイクルは比較的長
くされている。レベル変換のこのシーケンスのた
めにＨ状態に対応する電位が最初にスイツチング
ゲートＧ２の点Ｂに供給され（時点ｔ１６）、た
だ２ゲートサイクル後（時点ｔ１８）にスイツチ
ングゲートＧ１の点Ｅに供給されることが保証さ
れる。他方、基準信号Ｒがこれ等の時点ｔ１６お
よびｔ１８にスイツチングゲートＧ１に供給さ
れ、比較信号ＶがスイツチングゲートＧ２に供給
されることも保証される。スイツチングゲートＧ
１およびＧ２におけるこれ等２つのスイツチング
状態は全く点Ａにおける時点ｔ１５に現われるべ
き後縁に対する必要条件であることを想起してほ
しい。周知のように点Ａにおけるこの後縁はトリ
ガー回路をその動作位置にもたらす。このように
して基準信号Ｒの再スタート後、最初に比較信号
Ｖの後縁が位相検出器PDTに供給され、その後
でのみ基準信号Ｒの後縁が供給され、それは基準
信号Ｒと比較信号Ｖとの間の位相関係とは独立に
行なわれる。
この調節状態においては、修正回路KSは位相
関係に関して不正確さを生じない。何故ならば両
信号ＲおよびＶは同型のスイツチングゲートＧ１
およびＧ２を通つて切換えられるからである。そ
れは位相検出器PDTの内部サイクルにより、そ
れぞれ時点ｔ１９およびｔ２０に同時に供給され
るべき比較信号V′および基準信号R′の２個の付
勢後縁に対して充分である。実際に出力状態PU
＝Ｈ，PD＝Ｌにおいて基準信号R′の後縁はそれ
が比較信号V′の付勢後縁の略々１ゲートサイク
ル先行していた時であつてもレートエツジとして
評価される。
関係に関して不正確さを生じない。何故ならば両
信号ＲおよびＶは同型のスイツチングゲートＧ１
およびＧ２を通つて切換えられるからである。そ
れは位相検出器PDTの内部サイクルにより、そ
れぞれ時点ｔ１９およびｔ２０に同時に供給され
るべき比較信号V′および基準信号R′の２個の付
勢後縁に対して充分である。実際に出力状態PU
＝Ｈ，PD＝Ｌにおいて基準信号R′の後縁はそれ
が比較信号V′の付勢後縁の略々１ゲートサイク
ル先行していた時であつてもレートエツジとして
評価される。
もちろん、比較信号Ｖと関係している修正回路
KSの入力もまた同様の方法で管理することがで
きる。
KSの入力もまた同様の方法で管理することがで
きる。
第１図は位相検出器を具備するPLL回路のブ
ロツク図を示し、第２図は、この発明による位相
検出器に先行して設ける修正回路の１実施例のブ
ロツク図を示し、第３図は従来の型式の位相検出
器の信号図形を示し、第４図は本発明による修正
回路を備えた位相検出器の信号図形を示す。 PDT…位相検出器、Vr＋Ｆ…増幅器およびロ
ーパスフイルタ、VCO…電圧制御発振器、KS…
修正回路、MF…単安定回路、Ｇ１，Ｇ２…スイ
ツチングゲート、Ｇ３…ゲート、Ｇ４，Ｇ５…ト
リガー回路を構成するゲート、Ｇ６…インバータ
ゲート、Ｒ…基準信号、Ｖ…比較信号。
ロツク図を示し、第２図は、この発明による位相
検出器に先行して設ける修正回路の１実施例のブ
ロツク図を示し、第３図は従来の型式の位相検出
器の信号図形を示し、第４図は本発明による修正
回路を備えた位相検出器の信号図形を示す。 PDT…位相検出器、Vr＋Ｆ…増幅器およびロ
ーパスフイルタ、VCO…電圧制御発振器、KS…
修正回路、MF…単安定回路、Ｇ１，Ｇ２…スイ
ツチングゲート、Ｇ３…ゲート、Ｇ４，Ｇ５…ト
リガー回路を構成するゲート、Ｇ６…インバータ
ゲート、Ｒ…基準信号、Ｖ…比較信号。
Claims (1)
- 【特許請求の範囲】 １ 基準信号と比較信号とによる位相ロツクした
ループPLLシステムのための２個の入力端子と
２個の出力端子とを具備し、基準信号が第１の入
力端子に結合され、比較信号が第２の入力端子に
結合され、第１の出力端子は基準信号が比較信号
より位相が進んでいる時に第１の出力信号を発生
し、第２の出力端子は基準信号が比較信号より位
相が遅れている時に第２の出力信号を発生し、こ
れ等出力信号のパルス幅はそれぞれ基準信号と比
較信号との間の位相差値に比例する如く構成され
ているデジタル位相検出器において、 該位相検出器PDTに先行して修正回路KSが設
けられ、該修正回路KSは２個の入力端子と２個
の出力端子とを具備し、該出力端子は前記位相検
出器PDTの入力端子にそれぞれ接続され、前記
基準信号Ｒおよび比較信号Ｖは修正回路KSの入
力端子にそれぞれ結合され、前記修正回路KSは
前記基準信号Ｒの中断に続いて、前記基準信号Ｒ
と前記比較信号Ｖとの両者の後縁が同時にスイツ
チングされるか、或は前記基準信号Ｒの後縁が前
記比較信号Ｖの後縁より遅れてスイツチングされ
る如くその入力、出力端子間のスイツチングを行
なう如く構成されていることを特徴とする位相検
出器。 ２ 前記修正回路KSは２個のスイツチングゲー
トＧ１，Ｇ２を具備し、その出力端子は前記修正
回路KSの出力端子に接続され、各スイツチング
ゲートＧ１，Ｇ２は２個の入力端子を備え、その
入力端子の一方はそれぞれ前記修正回路KSの関
係する入力端子に接続され、他方の入力端子は前
記基準信号Ｒの中断に続いて前記スイツチングゲ
ートＧ１，Ｇ２の同時或は縦続的なスイツチング
の何れかを行なわせる論理回路を介して制御でき
る如く構成されていることを特徴とする特許請求
の範囲第１項記載の位相検出器。 ３ 前記論理回路は単安定回路MFを具備し、該
単安定回路MFは基準信号Ｒの前縁によつて制御
され、前記基準信号Ｒが供給されている限りター
ンオン（Ｑ＝Ｈ）の状態に留まることができる如
く構成され、かつ、前記基準信号Ｒの中断時に一
定時間tsの経過後に前記スイツチングゲートＧ
１，Ｇ２の阻止を開始する如く構成されているこ
とを特徴とする特許請求の範囲第１項記載の位相
検出器。 ４ 前記論理回路はトリガー回路Ｇ４，Ｇ５を具
備し、それは前記単安定回路MFの休止状態（Ｑ
＝Ｌ）において休止位置（Ｄ＝Ｈ，Ｂ＝Ｌ）にさ
れ、前記トリガー回路Ｇ４，Ｇ５の一方の出力端
子ＤはインバータＧ６を経て前記基準信号Ｒを制
御する前記スイツチングゲートＧ１の第２の入力
端子に結合され、前記トリガー回路の他方の出力
端子Ｂは前記比較信号Ｖを制御する前記スイツチ
ングゲートＧ２の第２の入力端子に結合され、前
記トリガー回路Ｇ４，Ｇ５は前記単安定回路MF
の出力信号Ｑによつておよび前記比較信号Ｖによ
つて制御されることのできるゲート回路Ｇ３を介
して動作位置（Ｄ＝Ｌ，Ｂ＝Ｈ）へ制御される如
く構成されていることを特徴とする特許請求の範
囲第２項または第３項記載の位相検出器。 ５ 前記ゲート回路Ｇ３は、前記単安定回路MF
がそのターンオン状態（Ｑ＝Ｈ）にあり、かつ前
記比較信号Ｖが供給される時に前記トリガー回路
Ｇ４，Ｇ５を動作位置に再設定する如く為されて
いることを特徴とする特許請求の範囲第４項記載
の位相検出器。 ６ キヤパシタＣが前記基準信号を制御する前記
スイツチングゲートＧ１の第２の入力端子に並列
に接続されていることを特徴とする特許請求の範
囲第４項または第５項記載の位相検出器。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19803044835 DE3044835C2 (de) | 1980-11-28 | 1980-11-28 | Digitaler Phasendetektor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57118445A JPS57118445A (en) | 1982-07-23 |
| JPS6347163B2 true JPS6347163B2 (ja) | 1988-09-20 |
Family
ID=6117795
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56189406A Granted JPS57118445A (en) | 1980-11-28 | 1981-11-27 | Digital phase detector |
Country Status (6)
| Country | Link |
|---|---|
| JP (1) | JPS57118445A (ja) |
| CH (1) | CH656758A5 (ja) |
| DE (1) | DE3044835C2 (ja) |
| ES (1) | ES8300421A1 (ja) |
| FI (1) | FI73103C (ja) |
| GR (1) | GR76352B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH071879A (ja) * | 1993-03-01 | 1995-01-06 | Standard Register Co:The | 保証書類 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3544675A1 (de) * | 1985-12-18 | 1987-06-25 | Philips Patentverwaltung | Schaltungsanordnung zur steuerung eines frequenzabhaengigen oszillators |
| JPH04250712A (ja) * | 1991-01-25 | 1992-09-07 | Toshiba Corp | 半導体集積回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3921095A (en) * | 1974-11-14 | 1975-11-18 | Hewlett Packard Co | Startable phase-locked loop oscillator |
| US4237423A (en) * | 1978-12-08 | 1980-12-02 | Rca Corporation | Digital phase detector |
| DE2856211A1 (de) * | 1978-12-27 | 1980-07-03 | Licentia Gmbh | Digitale phasenregelschaltung mit einer hilfsschaltung |
-
1980
- 1980-11-28 DE DE19803044835 patent/DE3044835C2/de not_active Expired
-
1981
- 1981-11-24 GR GR66609A patent/GR76352B/el unknown
- 1981-11-25 ES ES507433A patent/ES8300421A1/es not_active Expired
- 1981-11-25 FI FI813772A patent/FI73103C/fi not_active IP Right Cessation
- 1981-11-26 CH CH756181A patent/CH656758A5/de not_active IP Right Cessation
- 1981-11-27 JP JP56189406A patent/JPS57118445A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH071879A (ja) * | 1993-03-01 | 1995-01-06 | Standard Register Co:The | 保証書類 |
Also Published As
| Publication number | Publication date |
|---|---|
| FI813772L (fi) | 1982-05-29 |
| DE3044835C2 (de) | 1986-04-03 |
| FI73103C (fi) | 1987-08-10 |
| GR76352B (ja) | 1984-08-06 |
| ES507433A0 (es) | 1982-11-01 |
| FI73103B (fi) | 1987-04-30 |
| ES8300421A1 (es) | 1982-11-01 |
| CH656758A5 (en) | 1986-07-15 |
| DE3044835A1 (de) | 1982-06-03 |
| JPS57118445A (en) | 1982-07-23 |
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