JPH04332231A - クロック再生方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ディジタル・フェーズ
・ロック・ループ（以下ＤＰＬＬと略称する）を使用す
るクロック再生方式に関し、特に、１，０の継続時間に
差があり、結果的にデューティ比の異なってしまった受
信データから正しくクロックを高速に再生する方式に関
するものである。

【０００２】

【従来の技術】受信データからクロックを高速に再生し
、かつ、定常時の動作特性がすぐれたディジタルＰＬＬ
装置の一例として、特開昭６１−２６５９２２号公報に
開示されたものがある。

【０００３】図１は前記ディジタルＰＬＬ装置の概略構
成図である。図１において、１１は入力信号Ｆｉが与え
られる入力端子、１２はフィードバック信号Ｆｆを出力
する出力端子、１３はマスタクロック信号ＭＣＰを入力
する端子である。３０は入力信号Ｆｉとフィードバック
信号Ｆｆとの位相差を検出する位相検出器、３１は入力
信号Ｆｉとフィードバック信号Ｆｆとの位相誤差の範囲
を検出する位相誤差範囲検出器である。この位相誤差範
囲検出回路３１の出力は速度制御回路３２を通して、低
域濾波器４０およびリセット制御回路３３を制御する。 低域濾波器４０はカウンタ、デコーダ等からなり、位相
検出回路３０の出力を積分して、あらかじめ決められた
カウント値（Ｍとする）に達したら信号ＣＳ２をリセッ
トホールド回路３４に出力する。発振回路（ＶＣＯ）５
０はプログラマブルカウンタ等からなる発振回路で、定
常的にはマスタクロック信号ＭＣＰを入力し、それをｎ
分周して発振信号Ｆｏを出力する。

【０００４】ここで、位相検出回路３０が位相遅れを検
出し、低域濾波器４０の積分値があらかじめ決められた
カウント値に達したとすると、リセットホールド回路３
４は現在の位相が遅れた状態であると判断し、発振周波
数を上げるため発振回路５０の分周数を、（ｎ−ｌ）分
周にする。ここで、ｌはあらかじめ設定された値である
。逆に、位相検出回路が位相進みを検出した時には該リ
セットホールド回路３４は現在の位相が進んだ状態にあ
ると判断し、発振周波数を下げるため発振回路５０の分
周数を（ｎ＋ｌ）分周にする。発振回路５０として、プ
ログラマブルカウンタを使用した場合、リセットホール
ド回路３４の制御にもとづき、プログラマブルカウンタ
のリセットデータが逐次、変化されることになる。

【０００５】リセット制御回路３３は速度制御回路３２
の制御信号ＣＳ１にもとづき、発振回路５０において行
われる位相修正を可変量化させる回路で、発振回路５０
における（ｎ−ｌ）または、（ｎ＋ｌ）分周を何回行わ
せるかを制御する。リセット制御回路３３はあらかじめ
設定しておいた回数（Ｊ回）に、発振回路５０の位相修
正回数が達したとき、位相修正終了の指令信号ＣＳ４を
リセットホールド回路３４に与え、位相修正操作を終了
させる。それと同時に、リセットホールド回路３４は、
指令信号ＣＳ４を受けてリセット信号ＣＳ３を出力し、
低域濾波器４０のカウンタをリセットする。

【０００６】分周器６０は固定の分周回路で、発振回路
５０からの発振信号ＦｏをＮ分周し、これをフィードバ
ック信号Ｆｆとして出力端子１２、位相検出回路３０お
よび位相誤差範囲検出回路３１に与える。位相誤差範囲
検出回路３１はシフトレジスター等で構成される位相変
化回路と２つの位相検出回路で構成され、位相誤差範囲
（フィードバック信号Ｆｆの位相誤差が、入力信号Ｆｉ
に対して例えば±６０°以内か、それ以上か）を検出す
る。

【０００７】リセットホールド回路３４は低域濾波器４
０の出力信号ＣＳ２をラッチし、その出力を制御信号と
して発振回路５０に与え、該発振回路５０の発振周波数
を制御する。リセット制御回路３３から出力される指令
信号ＣＳ４がリセット信号としてリセットホールド回路
３４に入力されると、該リセットホールド回路３４は発
振回路５０の制御を解除し、該発振回路５０の分周比を
ｎにもどす。

【０００８】ここで、例えば、フィードバック信号Ｆｆ
に１２０°の位相遅れがあったとすると、位相検出回路
３０は位相遅れと判断し、低域濾波器４０はその出力を
積分する。一方、位相誤差範囲検出回路３１は大幅な位
相遅れ（例えば、６０°を超えている）と判断し、速度
制御回路３２を通して低域濾波器４０の積分回路Ｍを１
（一例）に設定し、リセット制御回路３３のＪを３０（
一例）に設定する。従って、位相遅れの情報はリセット
ホールド回路３４にすぐに伝えられ、発振回路５０の分
周比を（ｎ−ｌ）にホールドする。また、リセット制御
回路３３にはＪ＝３０という大きな数値がセットされる
ので、発振回路５０の分周比（ｎ−ｌ）は３０回くりか
えされる事になり、高速の位相修正が行なわれる。位相
修正が進行して位相誤差が例えば６０°以内になると、
位相誤差範囲検出回路３１は位相誤差が６０°以内にな
った事を検出し、速度制御回路３２を通して低域濾波器
４０の積分回数Ｍ＝２（一例）を設定し、また、リセッ
ト制御回路３３にＪ＝１０（一例）を設定する。従って
、位相検出器３０で位相遅れを検出しても、低域濾波器
４０で、２回カウントしてから、リセットホールド回路
３４に信号ＣＳ２が伝えられる。また、発振回路５０の
分周比（ｎ−ｌ）は、リセット制御回路３３にＪ＝１０
という小さい数値がセットされているので１０回くりか
えされる事になり、位相修正はわずかとなり、位相修正
速度が遅くなってジッタの少ないフィードバック信号Ｆ
ｆが得られる事になる。即ち、位相誤差が大きいときは
高速度に位相修正が行なわれ、位相誤差が小さくなって
来たら、位相修正速度を遅くして、ジッタの少ないクロ
ックが再生されることになる。

【０００９】

【発明が解決しようとする課題】しかしながら、以上述
べたクロック再生方式では、１，０のディーティ比が異
る入力信号の場合、入力信号Ｆｉの位相にフィードバッ
ク信号Ｆｆの位相が、追随できないという場合があると
いう欠点があった。この確率は１００回に１回とか１０
０回に２回とかのわずかな確率であるが、確実な通信を
行うためにはこのようなわずかな確率も大きな問題にな
る。

【００１０】この現象を図２を使って以下説明する。図
２（１）に示すように、入力信号Ｆｉの１，０，…のデ
ューティ比が異なり、そのデューティ比の偏差がδであ
ったとする。この場合、再生クロックＦｆの位相が、図
２（３）に示すように入力信号Ｆｉの位相と大きくずれ
ていて、その位相ずれがほぼ１８０°のときは、図２（
４）に示すように位相判定が遅れ、進み、遅れ、進みと
交互に行なわれる。従って、図２（５）に示すように位
相修正も進める、遅らす、進める、遅らすと交互に行な
われ、いつまでたっても再生クロックＦｆが正しい位相
にならない（以下、この現象をデッドロックと称する）
。

【００１１】図６はバースト信号受信特性の実測値の一
例であって、点線は上記の現象を示している。このバー
スト信号受信特性は以下のようにして測定したものであ
る。即ち、再生したクロックの位相がどの時点で正しい
値になったかの定義と判定はかなりむずかしいので、プ
レアンブル（１，０，１，０……の１８ビット連続）の
あとに、１５ビットのフレーム周期信号をつけたバース
ト状のデータを多数回送り、このフレーム周期信号が正
しく受信できたとき再生クロックの位相が正しく再生さ
れたと判定することとした。送出側のクロック位相は毎
回ランダムに変化させ、直前に送ったバースト信号の位
相の影響が無いようにした。図６の点線は、デューティ
レシオの偏差δが約６°の場合で、Ｓ／Ｎが良くなって
も１／１００〜３／１００程度の割合で受信できなかっ
た事を示している。

【００１２】本発明は、以上述べた問題点を解決し、ど
のような場合にも、デッドロックを起すことなく確実に
クロックを再生することのできるクロック再生方式を提
供することを目的とする。

【００１３】

【課題を解決するための手段】本発明は、上記目的を達
成するため、入力信号のフィードバック信号に対する位
相が進んでいるか否かを検出してその検出信号を出力す
る位相検出回路と、前記検出信号を積分して高周波成分
を減衰し濾波信号を出力する低域濾波器と、前記濾波信
号により位相修正をして所定周波数の発振信号を出力す
る発振回路と、前記発振信号の周波数を一定の比率で分
周して前記フィードバック信号を出力する分周器とを備
え、前記入力信号からクロックを再生するクロック再生
方式において、前記入力信号とフィードバック信号との
位相差を検出する第１の回路と、前記位相差に基づき前
記発振回路の位相修正量を制御する第２の回路とを設け
、前記位相差が一定位相角θｃ（但し２０°＜θｃ＜９
０°）より大のときは前記位相修正量を前記入力信号の
デューティ比の偏差の２倍より大きく制御するものであ
る。

【００１４】

【作用】入力信号とフィードバック信号との位相差が一
定位相角θｃ（但し２０°＜θｃ＜９０°）より大のと
きは、位相検出１回に対する発振回路の位相制御量αを
、入力信号のディーティ比の偏差δに対してα＞２δ の関係を満足するように制御する。これにより入力信号
にデューティ比の偏差δが存在するときもデッドロック
を起こすことなくクロックを再生することができる。ま
た、入力信号とフィードバック信号との位相差が一定位
相角θｃより小のときは、前記位相制御量αをより小さ
く制御する。これにより位相ジックタを小さくし、性能
の劣化を防止することができる。

【００１５】

【実施例】まず、クロック再生用のＤＰＬＬにおいて位
相修正がどのように行なわれるかを説明する。

【００１６】図３は入力信号Ｆｉのデューティレシオの
偏差δが零の場合の位相修正動作を説明する図である。 図３において、（１）は受信データ（入力信号Ｆｉ）の
プリアンブル部分を示す。このプリアンブル部分は、位
相情報が最も多く含まれる１，０，１，０…の連続信号
で構成されている。（２）は位相情報を得るために、入
力信号Ｆｉの変化点を抽出したものである。（３）は再
生クロック（フィードバック信号Ｆｆ）であり、この図
では、最初入力信号Ｆｉよりも位相が遅れていたので、
（４）に示すような位相判定が行なわれ、（５）に示す
ような時間的タイミングで位相修正が行なわれ、やがて
（１）に示す入力信号Ｆｉと（３）に示す再生クロック
（フィードバック信号Ｆｆ）とは位相が一致するように
なる。

【００１７】しかし、一般的に、位相判定回路は、図５
に示すように±１８０°を境にして位相判定結果が反転
する性質を持つ。即ち、１８０°を超える位相遅れは位
相進みと判定し、１８０°を超える位相進みは位相遅れ
と判定する。このため、デューティレシオの異った入力
信号が入力されると、入力信号と再生クロックとの位相
差が１８０°に近い場合、デッドロックを起して正しい
位相に修正ができなくなる場合がある。

【００１８】図２は入力信号Ｆｉにデューティレシオの
偏差δが存在し、入力信号Ｆｉと再生クロックとの位相
が１８０°に近い場合の位相修正動作を説明する図であ
る。図２において、（１）〜（５）は図３の（１）〜（
５）と同じもので、受信データ（入力信号Ｆｉ）は図３
（１）と同じく１，０，１，０……の連続であるが、デ
ューティレシオが異なり、図示の如く偏差δが存在する
。再生クロック（３）（フィードバック信号Ｆｆ）は、
入力信号の変化点（２）において立上りとなるのが正し
い位相であるが、デューティレシオの偏差δが存在する
ために位相判定の１回毎に遅れ、進み、遅れ、進み……
と判定され、位相修正（５）も進める、遅らす、進める
、遅らす…となり、いつまでたっても正しい位相となら
ず、デッドロックを起してしまう。これを、もっとわか
りやすくするために、別の表現を用いて詳しく以下に説
明する。

【００１９】図４（ａ）〜（ｃ）は、入力信号の位相と
再生クロックの位相との関係、および、位相判定と位相
制御について表現したものである。ここで、横軸は時間
経過を示し、奇数番号は位相判定タイミングを示し、偶
数番号は、位相制御タイミングを示している。縦軸は位
相を示し、点線は入力信号の正しい位相を示し、実線は
再生クロックの位相を示し、＋δ，−δの矢印は、入力
信号のデューティレシオが異るので正しい位相と異なる
ように認識されたことを示し、矢印の先端はその認識さ
れた位相を示している。なお、再生クロックの位相は入
力信号の位相と１８０°ずらして表現してある。これは
、上記のデッドロックは入力信号と再生クロックの位相
がほぼ１８０°ずれている場合に生じ、１８０°ずらし
て、重なるような表現にした方がわかりやすいからであ
る。また、前述のように位相判定回路は１８０°を境に
して、位相進み、遅れを逆に判定するので、位相修正の
方向が図４（ａ）〜（ｃ）の表現で、入力信号の位相と
再生クロックの位相が互いに離れて行く方向が正しい位
相制御の方向であると認識しておくだけでよいので、理
解しやすい。このような仮定のもとに、図４（ａ）〜（
ｃ）を順次説明する。

【００２０】図４（ａ）は再生クロックの初期位相が１
８０°であるため位相制御が収束しない場合の例である
。同図においてタイミング番号１（以下タイミング１と
称する）で入力信号の位相が進んでいると判定されたの
で、再生クロックはタイミング２でαだけ遅らせる制御
を受ける。タイミング３で入力信号の位相が遅れている
と判定されたので、タイミング４で再生クロックがαだ
け進ませる制御を受ける。このように遅らせ、進め、遅
らせ、進め……の制御を受けるので、なかなか、正しい
位相に制御されない（上述のように、図４（ａ）〜（ｃ
）では、図の点線から離れて行くのが正しい位相制御で
ある）。

【００２１】次に、図４（ｂ）の説明をする。これは、
再生クロックの初期位相が１８０°から少しずれていた
ので、位相制御が収束する場合の例である。同図におい
て、タイミング１で入力信号の位相が進んでいると判定
されたので、タイミング２で再生クロックはαだけ遅ら
せる制御を受ける。ここまでは図４（ａ）に同じである
。次にタイミング３で、入力信号の位相が進んでいると
判定されたので、タイミング４で再生クロックはαだけ
遅らせる制御を受け、この図面の上では、点線から離れ
て行くことになる。この事は正しい制御を受け、正しい
位相に収束して行く事を意味する。図４（ａ）と（ｂ）
で何が違うかというと、図の±δの矢印の外に、再生ク
ロックの位相が飛び出すタイミングがあるかどうかであ
る。即ち、図４（ｂ）のタイミング３で、−δの矢印の
外に再生クロックの位相があるために、位相制御が収束
できたのである。これは、図４（ｂ）の再生クロックの
初期位相がたまたま条件に合っていたからである。

【００２２】そこで、この条件がいかなる初期位相の場
合にも成り立つように考えると、図４（ｂ）で図式的に
考えて、 α＞２δ　　　　　　　　　　　　　　　　　　　　　
　　　（１）であれば再生クロックの位相は、必ず±δ
の矢印の外に飛び出すタイミングが存在する。この様子
を示したのが、図４（ｃ）であって、初期位相がいかな
る場合でも再生クロックの位相は図面上±δの矢印の外
に飛び出すので正しい位相に収束する。

【００２３】本発明の意義は、式（１）の条件を見出し
た点にある。

【００２４】図６の実線は、式（１）の条件をクロック
再生用のＤＰＬＬに適用した場合のバースト信号受信特
性の実測結果を示す。この実線で示すように、Ｓ／Ｎの
増大にともないバースト信号の不受信率が下り、Ｓ／Ｎ
２０ｄＢ以上では問題なくなる。

【００２５】なお、式（１）の条件は、再生クロックの
位相ジッタを大きくするという事と同じ意味を持つので
、このままではディジタルデータを受信する際の性能を
劣化させることになる。しかし、これに対しては、既に
開示されている特開昭６１−２６５９２２号公報の手法
を使い、入力信号と、再生クロックとの位相誤差が一定
値以下になったら、位相修正角度を小さくすることによ
り性能を劣化させずに、クロック再生用ＤＰＬＬを構成
できる。

【００２６】

【発明の効果】以上、詳細に説明したように本発明によ
れば、１回に行なわれる位相修正量αを、α＞２δ（δ
は入力信号のデューティレシオの偏差）としたので、再
生クロックの初期位相がいかなる場合でも、正しい位相
修正制御を行なうことが可能となり高速高性能のクロッ
ク再生用ＤＰＬＬを実現できる。

【図面の簡単な説明】

【図１】ディジタルＰＬＬ装置の概略構成図である。

【図２】位相修正動作の説明図である。

【図３】位相修正動作の説明図である。

【図４】位相修正動作の説明図である。

【図５】位相判定回路の特性図である。

【図６】バースト信号受信特性を示す図である。

【符号の説明】

３０　　　　位相検出回路 ３１　　　　位相誤差範囲検出回路 ３２　　　　速度制御回路 ３３　　　　リセット制御回路 ３４　　　　リセットホールド回路 ４０　　　　低域濾波器 ５０　　　　発振回路 ６０　　　　分周器

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　入力信号のフィードバック信号に対す
   る位相が進んでいるか否かを検出してその検出信号を出
   力する位相検出回路と、前記検出信号を積分して高周波
   成分を減衰し濾波信号を出力する低域濾波器と、前記濾
   波信号により位相修正をして所定周波数の発振信号を出
   力する発振回路と、前記発振信号の周波数を一定の比率
   で分周して前記フィードバック信号を出力する分周器と
   を備え、前記入力信号からクロックを再生するクロック
   再生方式において、前記入力信号とフィードバック信号
   との位相差を検出する第１の回路と、前記位相差に基づ
   き前記発振回路の位相修正量を制御する第２の回路とを
   設け、前記位相差が一定位相角θｃ（但し２０°＜θｃ
   ＜９０°）より大のときは前記位相修正量を前記入力信
   号のデューティ比の偏差の２倍より大きく制御すること
   を特徴とするクロック再生方式。