JPH02299323A - Ｄａ変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 この発明は、ＤＡ変換回路に係り、特に、ＤＡ変換器の
構成ビット以上のビット数を変換するのに好適なりＡ変
換回路に関する。

（ロ）従来技術 従来のＤＡ変換回路としては、例えば、第３図で示すよ
うなものが提供されていた。

図において、１１はデジタルフィルタ、２２はＤＡ変換
器、３３はＩＶ変換器、４４はＬチャンネルのＤＡ変換
回路である。

回路構成としてはデジタルフィルタ１１の出力データは
、デジタルフィルタエ１のＯＲ（データＲチャンネル）
端子より出力し、ＤＡ変換器２２のＤＡＴＡ端子に入力
されている。

また、タイミング信号であるビットクロック信号Ｂｅに
は、デジタルフィルタ１１のＢＣＫ　ｉ４Ｉ子よりＤＡ
変換器２２のＢＧＫ端子に入力されている。

更に、ＤＡ変換器２２に入力されたデータＲチャンネル
ＯＲをラッチするラッチ信号ＬＥは、ビットクロツタ信
号ＢＧＫと同様デジタルフィルタ１１のＬＨ端子よりＤ
Ａ変換器２２のＬＥ端子に接続されている。

ＤＡ変換器２２の出力はＩ。ＵＴ線端子りＩＶ変換器３
３のインバート端子に入力されている。

また、ＩＶ変換器３３には帰還回路が設けられており、
帰還抵抗Ｒｒを介して出力端子■。Ｆｌとインバート端
子が接続されている。

また、デジタルフィルタ１１からはＬチャンネル用のデ
ータ信号ＯＬ信号がＬチャンネル用ＤＡ変換回路４４に
加えられていてビットクロック信号８０Ｋ及びラッチ信
号ＬＥもＬチャンネル用ＤＡ変換回路４４に接続されて
いる。

回路の動作としてはデジタルフィルタ１１より出力した
データＲチャンネル信号ＯＲは、シリアルビット構成で
ＤＡ変換器２２のＤＡＴＡ端子に加えられ、ピットクロ
ック信号ＢＣＫによってデータＲチャンネル信号ＤＲの
ＭＳＢビットより順次入力さ、１−ＬＤＡ変換器２２の
中のレジスタに格納されてい〈。

データＲチャンネル信号ＤＩ＋の構成ビット数が例えば
、２０ビツトであればＭＳＢからＬＳＢ迄の２０ビツト
がＤＡ変換器２２のレジスタに格納されるとラッチ信号
ＬＥが出力して、データＲチャンネル信号ＤＲがＤＡ変
換器２２のレジスタに保管されＤＡ変換動作が行われる
。

ＤＡ変換後の出力信号は電流量に変ってＤＡ変換器２２
のＩ。ＵＴ線端子り出力して、ＩＶ変換器３３のインバ
ート端子に加えられる。

ＩＶ変換器３３ではＤＡ変換３２２のＩ。ＬＩＴ端子よ
りの電流量に応じた電圧値に変換されて出力電圧■。８
として出力する。

従って、デジタルフィルタ１１より出力した２０ビツト
で構成するデータＲチャンネル信号は、ｒｖ変換器３３
の出力で電圧値Ｖ。８に変換されて出力することができ
る。

（ハ）発明が解決しようとする問題点 しかし、上記した従来のＤＡ変換回路においては、第３
図のようにＤＡ変換器の構成ビットと同等教戒るいは、
構成ビット数以下のビット数を入力してＤＡ変換するよ
うになっており、構成ビット数以上の入力データをＤＡ
変換することができない欠点があった。

この発明は上記した点に鑑みてなされたものであり、そ
の目的とするところは従来例の欠点を解消し、ＤＡ変換
器の構成ビット数以上の入力データを入力しても入力デ
ータのビット数と同数のビット構成のＤＡ変換器と等価
な出力が得られるＤＡ変換回路を提供することにある。

（ニ）問題を解決するための手段 この発明のＤＡ変換回路は、デジタルフィルタと、この
デジタルフィルタの出力データを入力するＤＡＣ（デジ
タルアナログ変換器）と、このＤＡＣの出力信号をＩＶ
変換（電流電圧変換）するｒｖ変換器とで構成するＤＡ
変換回路において、デジタルフィルタの出力データを構
成するビット数よりＤＡＣのビット数が少い場合、ＤＡ
ＣのＬＳＢ側の不足ビットをシフトレジスタにより検出
する手段と、ＤＡＣに所定のデータとビットクロックを
入力するように構成した論理回路と、シフトレジスタの
検出ビットに重みずけをしてＩＶ変換回路に加算するよ
うにルなものである。

（ホ）作用 この発明によれば、２０ビツトで構成されるデジタルフ
ィルタと１８ビツトのＤＡＣとの間にシフトレジスタを
設けて、デジタルフィルタの出力データをデジタルフィ
ルタのピットクロックのタイミングでシフトレジスタに
順次入力する。

シフトレジスタのＱｃ出力端子にデジタルフィルタの出
力データの１８ビツト目の信号が出力するタイミングに
シフトレジスタのＱＡ、ＱＢ出力端子からのＬＳＢ及び
ＬＳＢ−１ビツト目を二つのＤラッチフリップフロップ
によってデジタルフィルタからのラッチ信号Ｈのタイミ
ングで記憶させる。

この二つのＤラッチフリップフロップの出力可の出力を
ＩＶ変換器のインバート端子に加え、ＤＡＣのＩ。ＵＴ
線端子らの出力信号と加算してやることで、デジタルフ
ィルタの出力データを構成する２０ビツトより少ないビ
ット構成の１８ビツトのＤＡＣでもデジタルフィルタの
出力データの２０ビツトと同等のビット数をＤＡ変換出
力として得ることができる。

（へ）実施例 この発明に係るＤＡ変換回路の実施例を第１図及び第２
図に基づいて説明する。

第１図はこの発明の回路図、第２図はタイミングチャー
トである。

図中、１はデジタルフィルタ、２はシフトレジスタ、３
はＤＡ変換器、４は！■変換器、５はＬチャンネルＤＡ
変換回路、６．８はインバータ回路、７はＮＯＲ回路、
９．１０はＤラッチフリップフロップ回路である。

回路構成を説明するとデジタルフィルタｌより出力する
データＲチャンネルＤＲ＠子は、シフトレジスタ２のＢ
入力端子に接続されていて、ピットクロックＢ（Ｊ端子
からはシフトレジスタ２のクロックＣに入力端子に接続
されている。また、デジタルフィルタ１のＬＥｉ子から
は、ラッチ信号がＤＡ変換器３のラッチ入力端子ＬＥに
接続されている。

また、ラッチ信号はインバータ回路８を介してＤラッチ
フリップフロラ１回路９．１０のクロックＣ６１，子に
加えられ、更に、デジタルフィルタ１からはＬチャンネ
ル用のデータ信号ＤＬ、ピットクロック信号ＢＣに、及
びラッチ信号］、ＥがＬチャンネルＤＡ変換回路５に加
えられている。

回路動作としてはデジタルフィルタ１のデータＲチャン
ネルＤＲ端子から出力するデータを例えば２０ビツト構
成とすると、第２図のタイミングチャート０で示す波形
がシフトレジスタ２の入力端子口に加えられる。

更に、デジタルフィルタ１のピットクロックＢＣＫ　端
子からは、第２図の■で示す波形かシフトレジスタ２の
クロック入力ＧＫ端子に入力され、この■で示すピット
クロックＢｅに信号のタイミングでシフトレジスタ２の
出力端子ＱＡ、ＱＲ、Ｑｃには、第２図で示すデータＲ
チャンネルのデータが出力される。

このシフトレジスタ２の出力端子Ｑｃから出力した信号
はＭＳＢから１８ビツト目迄のデータでＤＡ変換器３の
ＤＡＴＡ端子に加えられる。

また、出力端子ＱＡ及び、ＱＢからの出力信号はＤラッ
チフリップフロップ回路１０及び９のＤ入力端子に加え
られる。

一方、デジタルフィルタ１のＢＣに端子から出力した■
で示すピットクロツタ信号は、ダイオードＤ１とコンデ
ンサＣ１とによって平滑されインバータ回路６に入力し
ている。また、インバータ回路６の出力はＮＯＲ回路７
の片方のゲートに加えられ、もう一方のゲートには遅延
されないビットクロック信号が加えられている。

従って、ＮＯＲ回路７の出力は■で示されるように■の
ピットクロックＢｅに信号の逆相のクロック信号が出力
してＤＡ変換器３のＢＧＫ端子に入力する。

シフトレジスタ２の動作はデジタルフィルタ１のＢＧＫ
端子からのピットクロック信号がＧＫ線端子入る毎にＢ
端子に入力しているデータＲチャンネル信号がシフトレ
ジスタ内に格納されて行き２０個のビットクロック信号
で１デ一タ分シフトレジスタ２内に格納されるようにな
っている。

従って、ピットクロック信号の２０個目が入力した時の
シフトレジスタ２のＱＡ端子には、デーータＲチャンネ
ル信号のＬＳＢがまた、Ｑａ端子には１９ビツト自のデ
ータが更に、ＱＣ端子には１８ビツト目のデータが出力
していることになる。

ＤＡ変換器３のデータ入力のタイミングは、ＮＯＲ回路
７から出力したビットクロック信号によってシフトレジ
スタ２のＱＣ端子からの信号をＤＡ変換器３内のレジス
タに格納するが、ピットクロック信号の２０個目が終る
とインバータ回路６の入力端は、ダイオードＤ１からピ
ットクロック信号が来なくなるので平滑回路用のコンデ
ンサＣ１による平滑作用はなくなり、■のｄで示される
迄“Ｈ”レベルを維持するがその後、ＮＯＲ回路７のゲ
ートを“Ｈ″レベルしてＤＡ変換器３の肛Ｋｉ子を″Ｌ
″レベルにする。

ピットクロックの信号が終了して次のピットクロツタ信
号が入力する前にデジタルフィルタ１のＬＥ端子からラ
ッチ信号ＬＥが出力し、このＬＥが“Ｌ”レベルになっ
てＤＡ変換器３のＬＥｉ子に加わりＤＡ変換器３内のレ
ジスタに格納さねているデータをラッチすると共にＤラ
ッチフリップフロップ９．１０のＣ端子をインバータ８
を介して動作させてシフトレジスタ２のＱ＾及びＱ８端
子の出力データを記憶させる。

ＤＡ変換器３のレジスタに格納したＭＳＢから１８ビツ
ト迄のデータは、ＤＡ変換されてＩ。ｕＴ端子より電流
量になってＩＶ変換器４のインバート端子に加えられる
。

また、Ｄラッチフリップフロップ１０．９のＱ端子には
データのＬＳＢ及び１９ビツト目が格納されているので
このデータを抵抗Ｒ３，Ｒ２を介してＩＶ変換器４のイ
ンバート端子に加えることで高位ビットの２ビツトがＤ
Ａ変換器３のｉ　０ＵＴ端子からの出力に加算されたこ
とになる。

従って、ＩＶ変換器４の出力端子には、１８ビツトのＤ
Ａ変換器３からのデータとＤラッチフリップフロップ９
．１０からの２ビツトのデータが加算された２０ビツト
のデータを、ＤＡ変換された出力電圧Ｖ。Ｒとして出力
することができる。

（ト）発明の効果 この発明に係るＤＡ変換回路によれば、デジタルフィル
タとＤＡ変換器との間にシフトレジスタとＤラッチフリ
ップフロップとを設けて、デジタルフィルタの出力デー
タ構成ビットをＤＡ変換器の構成ビット数とデジタルフ
ィルタの出力データ構成ビットとＤＡ変換器の構成ビッ
トの差のビッット数とに分けて、ＤＡ変換器の不足ビッ
ト分をＩＶ変換器に重みづけして加算することで、ＤＡ
変換しようとするデータのビット数よりも少ないピッ構
成のＤＡ変換器を使用して目的のビット数のデータをＤ
Ａ変換することができる効果がある。

しかも、構造が簡単であって、また、安価に構成するこ
とができるため実施も容易であるなどの優れた特長を有
している。

【図面の簡単な説明】

第１図乃至第２はこの発明に係るＤＡ変換回路の実施例
を示し、第１図は回路図、第２図はタイミングチャート
図である。 第３図は従来例の回路図である。 主要部分の符号の説明 ！；デジタルフィルタ ２：シフトレジスタ ３：ＤＡ変換器 ４：ＩＶ変換器 ５：ＬチャンネルＤＡ変換回路 ６．８：インバータ回路 ７：ＮＯＲ回路 ９．１０：Ｄラッチフリップフロップ回路特許出願人　
株式会社ケンウッド 第３図

Claims (1)

1. 【特許請求の範囲】 デジタルフィルタと、このデジタルフィルタの出力デー
   タを入力するＤＡＣ（デジタルアナログ変換器）と、こ
   のＤＡＣの出力信号をＩＶ変換（電流電圧変換）するＩ
   Ｖ変換器とで構成するＤＡ変換回路において、 デジタルフィルタの出力データを構成するビット数より
   ＤＡＣのビット数が少い場合、ＤＡＣのＬＳＢ側の不足
   ビットをシフトレジスタにより検出する手段と、ＤＡＣ
   に所定のデータとビットクロックを入力するように構成
   した論理回路と、シフトレジスタの検出ビットに重みず
   けをしてＩＶ変換回路に加算するようにしたことを特徴
   とするＤＡ変換回路。