JPS6347865A - デ−タ処理方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の技術分野） 本発明は、制御装置と端末との間で制御データを授受し
、授受した制御データに基いて処理が行なわれるように
したシステムに於けるデータ処理方式に関し、特に端末
の数が多いために授受される制御データ及び制御データ
に基く処理が多いシステムに最適のデータ処理方式に関
する。

（従来技術と問題点） 従来の所謂ワンチップＣＰＵを使用したデータ処理シス
テムでは、制御装置に１個のＣＰＵを有し、端末との間
の制御データの授受及びこれに基ずく処理を上記ＣＰＵ
で一括して行なわれる。

このようなデータ処理システムで端末の数を多くした場
合、授受すべき制御データの数及びこの制御データに基
ずく処理数が多くなるため、ＣＰＵの処理サイクルを長
く設定する必要がアシ、迅速な制御が不可能となる。具
体的には、例えば上記データ処理システムを適用した電
話交換システム（電子がタン電話装置）では、電話機数
が多くなると話中表示等ランプによる表示がちらついた
シ、発信操作をしてから実際に接続されるまで時間がか
かシ、ダイヤル操作の桁間ポーズを長くとる必要がある
等、種々の不都合が生ずる。

（発明の目的） 本発明は、以上の問題点を解消すべく提案するもので、
端末数が多くても制御装置での処理サイクルが長くなら
ないようなデータ処理方式を得ることを目的とする。

（発明の概要） 以上の目的のため、本発明は、制御装置にデータ処理用
とデータ授受用の２穏類のＣＰＵを設げ、該２種類のＣ
ＰＵ相互間での制御データの授受は一括転送で行ない、
制御データの一括転送時間以外の時間に於いて、データ
処理用ＣＰＵは制御データに基ずく処理を、データ授受
用ＣＰＵは端末との間で制御データの授受をそれぞれ行
うようにしたものである。従って本発明によるデータ処
理方式では、データ処理用ＣＰＵによる処理はデータ授
受用ＣＰＵによる１サイクル前の授受データに基すいて
行なわれることくよシ、制御装置での処理動作と制御装
置一端末間の制御データ授受動作とが並行して行なわれ
ることとなる。

（実施例の構成） 第１図は本発明の実施例に係る制御装置のプロ、り図で
ある。

第１図に示すように、制御装置ＣＣは、端末ＴＭ１１〜
Ｔ　Ｍｌｎとの間で制御データ（以下、データという。

）の授受を制御するためのデータ授受用ＣＰＵ　１　、
このＣＰＵ１の制御で受信したデータに基いて処理を行
ない、端末Ｔ　Ｍ、、〜ＴＭｍｎに送信するデータを作
成するためのデータ処理用ＣＰＵ２、ＲＡＭでなり、受
信データのメモリ空間３１　と送信データのメモリ空間
３．が設定されていて端末ＴＭ１１〜ＴＭｎ１ｎとの間
で授受するデータを格納するためのメモリ３、このメモ
リ３と同様の構成で、データ処理用ＣＰＵ２で処理され
るデータ（メモリ３から転送されたデータ）及びデータ
処理用ＣＰＵ２で作成したデータ（メモリ３に転送する
データ）を格納するためのメモリ４、データ授受用ＣＰ
Ｕ１及びメモリ３とデータ処理用ＣＰＵ２及びメモリ４
との間の結合を制御するために、アドレスバスｍｄ１と
ａｄｚとの間及びデータバスｄｅｌとｄｈとの間にそれ
ぞれ設けられたアドレスダート５及びデータｒ−）６．
アドレスを端末番号に展開するためのデコーダ７１〜７
ｎ、制御装置ＣＣのデータバスｄｅｎと各端末ＴＭ１１
ＮＴＭ１１１１ｎへのデータバスｄｈとの結合を制御す
るためのデータゲート８゜データ授受用ＣＰＵＩとデー
タ処理用ＣＰＵ２との間でデータの転送制御を行うため
の７リツプ７０ツブ９及び１０等で構成されている。

データ授受用ＣＰＵ１とメモリ３及びデータ処理用ＣＰ
Ｕ２とメモリ４とは、それぞれがアドレスバスａｄｌと
データバスｄ＠を及びアドレスバスａｄｌとデータバス
ｄｅｌとＫよって相互に結合されて、それぞれデータ授
受ブロック及びデータ処理ブロックを構成し、この２つ
のプロ、りはアドレスダート５及びデータゲート６を介
してアドレスバスａｄｌとａｄｌ及びデータバス（ｌｅ
ｌとｄｈとが相互に接続されることによ多結合されてい
る。

また、デコーダ７、〜７ｎにはアドレスバスａｄｌを構
成する１６本のライン（Ａｏ〜Ａ８．）のうちＩ　１０
指定に使用する適宜のラインが接続されておシ、その組
み合わせから端末Ｔ　Ｍ１１〜ＴＭ１１ｎｎの番号を展
開する構成となっている。尚、実施例のシステムではア
ドレスは１６ビツ）ｍ成（Ａｏ〜Ａ１ｍ）であシ、因み
にデータは８ビツト構成（Ｄ、〜Ｄｒ　）である。

以上の構成を、具体的Ｋ例えば電子ボタン電話装置に適
用した場合、制御装置ＣＣは中央処理ユニットに対応し
、端末Ｔ　Ｍ、、〜ＴＭｍｎは電話機又は電話機ユニッ
ト（複数の電話機をグループ制御するためのユニット）
・、各種通話トランク、等に対応する。

（実施例の作用） 第２図は、本発明の実施例の制御シーケンスを説明する
図である。

制御装置ＣＣと端末Ｔ　Ｍ、、〜ＴＭｍｎとの間のデー
タの授受及び授受データによる制御装置ＣＣ内での処理
は、設定時間１例えば１００　ｍｓｅ：の処理サイクル
でサイクリックに行なわれる。

上記処理サイクル中、端末ＴＭ、、％ＴＭｍｎからのデ
ータの受信時間になると、データ授受用ＣＰＵ１はライ
ンｔｓＫオフ信号を送出してアドレスゲート５及びデー
タゲート６を非導通状態とし、これＫよってメモリ３及
びアドレスバス１ｄ１、データバスｄ＠８は専らデータ
授受用ＣＰＵ１の制御に支配され、メモリ４及びアドレ
スバスａｄｄ、データバスｄ＠鳳は専らデータ処理用Ｃ
ＰＵ２の制御に支配される状態となる。

この状態で、データ授受用ＣＰＵ１はアドレスバスａｄ
、に端末ＴＭ１１〜ＴＭｍ１１のアドレスコードを順次
送出する。このアドレス；−ドはデコーダ７、〜７ｎに
よって端末番号に展開され、端末ＴＭ■〜ＴＭＨｎが順
次指定されていく。このとき、データダート８はデータ
授受用ＣＰＵＩからラインＬ、に送出されているオン信
号によシ導通状態にあってデータバスｄｅ！とｄ・、と
が結合されておシ、データ授受用ＣＰＵ１は端末ＴＭ１
に〜ＴＭｍｎから送出されるデータを、上記動作で指定
した順に従って上記データゲート８を介して読み込み、
メモリ、３の受信データメモリ空間３．の対応アドレス
に当該データを順次格納する（第２図０）参照）。

メモリ３への端末ＴＭｏ＃ＴＭ、！ｌユからのデータの
格納が終了すると、データ授受用ＣＰＵＩはラインｔ、
にデータの格納完了を示す信号を送出し、これＫよって
７リツプフロツグ９が反転して当該データの受信完了が
記憶される。このとき、ラインｔ、ＦＣはオフｆｉｒ号
が送出されてパデータグート８が非導通に転じ、制御装
置ＣＣ側のデータバスｄ・、と端末Ｔ　Ｍ１１〜ＴＭ工
、側のデータバスｄｅ３との結合が切シ離される。

データ授受用ＣＰＵ１が以上の制御を行っている間、デ
ータ処理用ＣＰＵ２は１周期前の処理サイクルで受信し
たデータに基いた処理のうち、未処理で残っているデー
タによる処理を行っている（第２図（ロ）参照）。この
処理は第２図（へ）の期間での処理と同じであシ、詳細
は後の説明で明らかとなる。

データ処理用ＣＰＵ２の処理サイクルに於いて、前記動
作でメモリ３に格納されたデータの転送制御時間になる
と、当該データ処理用ＣＰＵ２はまずラインｔ４を検索
する。前記のようにフリ、プ７０、プ９が端末ＴＭｏ−
ｙＴＭＨｎからのデータの受信完了を記憶していると、
上記ラインｔ、にはデータの転送準備が完了したことを
示す信号が送出されておシ、この信号によってデータ処
理用ＣＰＵ２はデータの転送制御が許可されたものと判
断し、ラインｔ、にデータの転送制御開始を示す信号を
送出する。これＫよって７リツプフロツプ１０が反転し
、データ授受用ＣＰＵ１はラインｔ６の検索によって上
記フリップ７０ツブ１０の反転を知ってデータ処理用Ｃ
ＰＵ２のデータ転送制御開始を判断する。この判断によ
ってデータ授受用ＣＰＵ１はラインＬ１にオン信号を送
出したのち、データ授受制御に関する動作を一旦停止す
る。

ラインＬｉＫオン信号が送出されると、アドレスゲート
５及びデータゲート６が導通に転じ、これによってアド
レスバスａｄｄ及びデータバスｄｅｎはそれぞれアドレ
スバスａｄｌ及びデータバスｄ＠鵞に結合され、かつこ
のときデータ授受用ＣＰＵＩは動作停止状態にあるので
、メモリ３はメモリ４とともにデータ処理用ＣＰＵ２の
制御に支配されるようになる。

データ処理用ＣＰＵ２は、以上のようにしてデータ授受
用ＣＰ０１の動作を停止させたのち、前記動作でメモリ
３の受信データメモリ空間３．に格納されたデータを読
み込んでメモリ４の受信データメモリ空間４．に格納す
る制御、すなわちデータの転送制御を行なう。このデー
タの転送制御は短時間のうちに一括して行なわれる（第
２図（ハ）参照、以下、この転送方法をブロック転送と
いう。）。

メモリ３からメモリ４へのデータのブロック転送が終了
すると、データ処理用ＣＰＵ２はメモリ４の受信データ
メモリ空間４．に格納されたデータを順次読み出してデ
ータ処理を行ない、この処理で作成されたデータ（この
データは端末Ｔ　Ｍ、、〜ＴＭｍｎＶｃ送信すべきデー
タである。）をメそり４の送信データメモリ空間４．の
対応アドレスに格　納する（第２図に）参照）。

データ処理用ＣＰＵ２での処理サイクルに於いて、デー
タ処理用ＣＰＵ２からデータ授受用ＣＰＵＩへのデータ
の転送時間となると、当該データ処理用ＣＰＵ２は上記
第２図に）でのデータ処理を一旦停止し、その時点でメ
そり４の送信データメモリ空間４．に格納されているデ
ータをメモリ３の送信データメモリ空間３１にブロック
転送する（第２図（へ）参照）。

データ処理用ＣＰＵ２の処理サイクルは例えば１００　
ｍ５６ｅ程度の短時間であるので、これに制約されて第
２図Ｇ−ｅＫ示すブロック転送から第２図に）Ｋ示すブ
ロック転送までの時間を長くとることはできない。従っ
てデータ処理用ＣＰＵ２が第２図に）の期間中に行うこ
とのできるデータ処理数は限られてくるため第２図ｔｉ
のブロック転送で受信したデータのうちで未処理のもの
が生ずる。この未処理のデータによる処理は第２図（ホ
）に示すプロ、り転送ののち、第２図（へ）の期間に行
なわれる。

以上の説明からも明らかなように、第２図（へ）に示す
ブロック転送直前ではメモリ４の送信データメそり空間
４．には第２図（ロ）期間でのデータ処理によりて作成
されたデータと誤２図に）期間でのデータ処理によって
作成されたデータとが格納されておシ、前者のデータは
１周期前の処理サイクルで受信したデータによりて作成
されたデータである。従って上記プロ、り転送でメモリ
４の送信データメモリ空間４含からメモリ３の送信デ〜
タメそり空間３．に転送されたデータには、このときの
処理サイクルでの処理結果と１サイクル前の処理サイク
ルでの処理結果が混在することとなる。

尚、メモリ３及び４へのデータの格納は全ての場合（受
信データの格納、転送データの格納、作成データの格納
）Ｋついて、現に格納されているデータを新たなデータ
に置き換える（更新する）ことによりて行なわれる。従
って新たなデータが来ない限シ、現に格納されているデ
ータはそのまま残ることとまる。

データ処理用ＣＰＵ２は、第２図（ホ）のプロ、り転送
制御を終えるとラインｔ、に転送制御の終了を示す信号
を送出し、これによって７リツプフロツプ１０が再び反
転してラインＬｍ　Ｋ送出されている信号が消滅し、デ
ータ授受用ＣＰＵ１の動作停止が解除され、当該データ
授受用ＣＰＵ１からラインｔ、にオフ信号が送出されて
アドレスゲート５及びデータゲート６が非導通状態に転
する。これ罠よ）アドレスバスａｄ１とａｄｚとの間及
びデータバスｄ・、とｄｏｇとの間が切シ離され、メモ
リ３はデータ処理用ＣＰＵ２の制御から解放されて再び
データ授受用ＣＰＵ１の制御に支配される状態となる。

以上の動作が終ると、データ処理用ＣＰＵ２は再びデー
タ処理制御を開始し、前記したように第２図に）期間中
に処理できなかったデータに付き、メモリ４の受信デー
タメモリ空間４重から順次データを読み込んで必要力処
理を行ない、メモリ４の送信データメモリ空間４雪の格
納データを上記処理によって作成した新たなデータに更
新していく（第２図（へ）参照）。

データ処理用ＣＰＵ２による上記データ処理が行なわれ
ているとき、前記したようにアドレスゲート５及びデー
タゲート６が非導通状態にあってアドレスバスａｄｌ　
、　ａｄｄとデータバスｄｅｌ　、ｄ＠１とはデータ授
受用ＣＰＵ１側とデータ処理用ＣＰＵＺ側とで分離され
ているので、データ授受用ＣＰＵ１とデータ処理用ＣＰ
Ｕ２とは相互に無関係にそれぞれ独自の制御を進めるこ
とができる。すなわち、このときデータ授受用ＣＰＵ１
は第２図に）で示すプロ、り転送によってメモリ３の送
信データメモリ空間３！に格納されたデータを次の制御
にょシ端末ＴＭ１１〜ＴＭｆＩ、ｎＫ送信する。

フリップ７ｔ２ツブ１０の再反転によってデータ授受用
ＣＰＵ１の動作停止が解除されると、当該データ授受用
ＣＰＵ１はラインｔ！にオン信号を送出し、これによっ
てデータゲート８が導通状態となって制御装置ＣＣのデ
ータバスｄ＠ｎと端末ＴＭ１１〜ＴＭｒｎｎ側のデータ
バスｄｅ３とが再び結合される。

次にデータ授受用ＣＰＵ１はアドレスバスａｄｌに端末
ＴＭ１１〜ＴＭｆｆｌｔ＆のアドレスコードを順次送出
し、このアドレスコード力！７”コ−／７．〜７ｎＫよ
りて端末番号に展開されて端末ＴＭ１１〜ＴＭＩＴｌｎ
が順次指定されていく。そして指定された端末に対して
、メモリ３の送信データメモリ空間３．に格納されてい
るデータをデータゲート８を介して送出する。との制御
が各端末ＴＭ、、〜ＴＭｍｎに対して順次行なわれる（
第２図（ト）参照）。

制御装置ＣＣから各端末ＴＭ、、−ｗＴＭ、ユへのデー
タの送信が完了すると、次に前記第２図０）で説明した
各端末ＴＭ、１〜ＴＭ、ｌｎｎからのデータの受信動作
が行なわれ（第２図（ハ）参照）、以降、処理サイクル
毎に以上に説明した一連の動作が繰シ返えされる。

以上の説明で明らかなように、データ授受用ＣＰＵＩの
制御で制御装置ＣＣから端末Ｔ　Ｍ１１〜ＴＭ□。に送
出されるデータには、端末ＴＭｏ〜ＴＭｍｎから受信し
た時点が１周期前の処理サイクルである受信データに基
いて処理され作成されたデータが含まれる。従って制御
装置ＣＣから端末ＴＭ、、−ｗＴＭ１ｎ！１に伝送され
るデータのうち、例えば各種表示データのように時間遅
れがある程度許されるようなデータについて、本発明を
実施するのが望ましい。

本発明に係る方式を具体的に例えば４子がタン電話装置
に実施した場合、端末Ｔ　Ｍ１１〜ＴＭｍｎから制御装
置ＣＣに送出されるデータ（制御装置ＣＣからみると受
信データ）は、例えば電話機のオン７ツクデータ、オフ
フックデータ、ダイヤルコード、がタン（回線選択ブタ
ン等）押下データ等、及び各種通話トランクへの着信デ
ータ等であシ、また制御装置ＣＣから端末Ｔ　Ｍｔ１〜
ＴＭｍｎに送出されるデータ（制御装置ＣＣからみると
送信データ）は、例えば電話機の各種表示データ等（発
信音、着信音、話中音等の各種トーン表示データ、回線
使用中表示、着信表示、保留表示等の各種ランプ表示デ
ータ及び発信先番号表示、通話時分（料金）表示等の各
種デイスプレィ表示データ等）である。

（発明の効果） 以上の説明で明らかなように、本発明では、データの授
受とデータの処理とを別個のＣＰＵで同時進行によって
行なわれるので、短い処理サイクルで多くの端末が迅速
に制御できる。

また、小規模なシステム（端末数の少ないシステム）の
端末を大規模なシステム（端末数の多いシステム）の端
末として使用する場合、処理サイクルを変更する必要が
ないことから当該端末のハード及びソフトを大巾に変更
することなく使用でき、従ってシステムの高度化が極め
て容易になし得るという効果も享受できる。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロック図、第２図は動
作説明図である。 （主な記号） ＣＣ・・・制御装置　　　　ＴＭｌ、〜ＴＭｎ１ｎ・・
・端末１・・・データ授受用ＣＰＵ　　　２・・・デー
タ処理用ＣＰＵ３．４・・・メモリ。 １．１１．−ス、；・。

Claims (1)

【特許請求の範囲】
1. 制御装置と端末との間で制御データを授受し、授受した
   制御データに基いて処理を行うようにしたデータ処理シ
   ステムに於いて、制御装置にデータ処理用ＣＰＵとデー
   タ授受用ＣＰＵを設け、当該データ処理用ＣＰＵとデー
   タ授受用ＣＰＵとの間の制御データの授受は相互間で一
   括転送によって行ない、制御データの一括転送時間以外
   の時間に於いて、データ処理用ＣＰＵは上記制御データ
   に基ずく処理を、データ授受用ＣＰＵは上記端末との間
   で制御データの授受をそれぞれ行うようにしたデータ処
   理方式。