JPS6347950A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6347950A JPS6347950A JP19310686A JP19310686A JPS6347950A JP S6347950 A JPS6347950 A JP S6347950A JP 19310686 A JP19310686 A JP 19310686A JP 19310686 A JP19310686 A JP 19310686A JP S6347950 A JPS6347950 A JP S6347950A
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- Japan
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- film
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- high melting
- point metal
- silicide film
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- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
［産業上の利用分野コ
この発明は半導体装置に関し、特にポリサイド構造の電
極配線形成技術に関するものである。
極配線形成技術に関するものである。
［従来の技術］
従来より、半導体装置の電極配線用として高融点金属シ
リサイドおよび高融点金属が用いられてきた。特に、Ｍ
Ｏ３型半導体デバイスにおいては、高融点金属シリサイ
ドまたは高融点金属とポリシリコンとの２層構造（ポリ
サイド構造）がゲート電極として用いられている。
リサイドおよび高融点金属が用いられてきた。特に、Ｍ
Ｏ３型半導体デバイスにおいては、高融点金属シリサイ
ドまたは高融点金属とポリシリコンとの２層構造（ポリ
サイド構造）がゲート電極として用いられている。
第２Ａ図および第２Ｂ図は、従来のポリサイド構造の電
極配線を有する半導体装置を示す断面図である。
極配線を有する半導体装置を示す断面図である。
第２Ａ図において、半導体基板１表面にポリシリコン膜
や酸化膜などの下地段差パターン２、および二酸化シリ
コン膜３が形成されており、下地段差パターン２と二酸
化シリコン膜３間に段差部が形成されている。下地段差
パターン２表面および二酸化シリコン膜３表面にポリシ
リコン膜４１が形成されている。このポリシリコン膜４
１は、高融点金属シリサイド膜または高融点金属膜との
２層構造（ポリサイド構造）として用いられるもので、
通常０．２〜０．３μｍの膜厚のものが用いられる。ま
た、このポリシリコン膜４１は配線抵抗を下げる目的で
燐（Ｐ）がドープされている。
や酸化膜などの下地段差パターン２、および二酸化シリ
コン膜３が形成されており、下地段差パターン２と二酸
化シリコン膜３間に段差部が形成されている。下地段差
パターン２表面および二酸化シリコン膜３表面にポリシ
リコン膜４１が形成されている。このポリシリコン膜４
１は、高融点金属シリサイド膜または高融点金属膜との
２層構造（ポリサイド構造）として用いられるもので、
通常０．２〜０．３μｍの膜厚のものが用いられる。ま
た、このポリシリコン膜４１は配線抵抗を下げる目的で
燐（Ｐ）がドープされている。
ポリシリコン膜４１表面にスパッタリング法により電極
配線用の高融点金属シリサイド膜または高融点金属膜、
たとえばモリブデンシリサイド膜５０が形成されている
。素子の高速化に伴い配線の低抵抗化が要求され、配線
のシート抵抗を下げる目的で、このモリブデンシリサイ
ド膜５０の膜厚としては０．２μｍ以上の膜厚が＝般に
用いられている。そして、モリブデンシリサイド膜５０
をスパッタリング法で形成した場合、段差部において膜
の成長の仕方が異なることによりこのモリブデンシリサ
イド膜５０に不整合部７０が生じる。
配線用の高融点金属シリサイド膜または高融点金属膜、
たとえばモリブデンシリサイド膜５０が形成されている
。素子の高速化に伴い配線の低抵抗化が要求され、配線
のシート抵抗を下げる目的で、このモリブデンシリサイ
ド膜５０の膜厚としては０．２μｍ以上の膜厚が＝般に
用いられている。そして、モリブデンシリサイド膜５０
をスパッタリング法で形成した場合、段差部において膜
の成長の仕方が異なることによりこのモリブデンシリサ
イド膜５０に不整合部７０が生じる。
第２Ｂ図は、第２Ａ図のポリサイド構造の電極配線を熱
処理した後の状態を示したもので、この熱処理によりモ
リブデンシリサイド膜５０の結晶５１は熱処理後のモリ
ブデンシリサイド膜を示している。
処理した後の状態を示したもので、この熱処理によりモ
リブデンシリサイド膜５０の結晶５１は熱処理後のモリ
ブデンシリサイド膜を示している。
［発明が解決しようとする問題点コ
ところで、モリブデンシリサイド膜５０を厚く形成する
場合、電極配線形成後の熱処理により、第２Ｂ図に示す
ようにモリブデンシリサイド膜５１に断線８が生じるこ
とがある。その理由は、熱処理によるモリブデンシリサ
イド膜５０の結晶粒径の増大に伴ってこの膜の体積収縮
が起こりこの膜に強い内部応力が発生し、この内部応力
によって膜強度の弱い不整合部７０が断線８に至ると考
えられている。モリブデンシリサイド膜５１に断線８が
発生すれば、ポリサイド構造の電極配線の電気伝導が阻
害されて配線抵抗が上昇し、このため、半導体装置の製
造の歩留りや信頼性の低下が発生するなどの問題点があ
った。
場合、電極配線形成後の熱処理により、第２Ｂ図に示す
ようにモリブデンシリサイド膜５１に断線８が生じるこ
とがある。その理由は、熱処理によるモリブデンシリサ
イド膜５０の結晶粒径の増大に伴ってこの膜の体積収縮
が起こりこの膜に強い内部応力が発生し、この内部応力
によって膜強度の弱い不整合部７０が断線８に至ると考
えられている。モリブデンシリサイド膜５１に断線８が
発生すれば、ポリサイド構造の電極配線の電気伝導が阻
害されて配線抵抗が上昇し、このため、半導体装置の製
造の歩留りや信頼性の低下が発生するなどの問題点があ
った。
この発明は」１記のような問題点を解消するためになさ
れもので、ポリサイド構造の電極配線の熱処理時におい
て、高融点金属シリサイド膜または高融点金属膜の断線
を防いで配線抵抗の上昇を抑えることができる半導体装
置を得ることを目的とする。
れもので、ポリサイド構造の電極配線の熱処理時におい
て、高融点金属シリサイド膜または高融点金属膜の断線
を防いで配線抵抗の上昇を抑えることができる半導体装
置を得ることを目的とする。
［問題点を解決するための手段］
この発明に係る半導体装置は、段差部に形成される電極
配線用の高融点金属シリサイド膜または高融点金属膜の
膜厚を０．２μｍ以下にしたものである。
配線用の高融点金属シリサイド膜または高融点金属膜の
膜厚を０．２μｍ以下にしたものである。
［作用コ
この発明においては、高融点金属シリサイド膜または高
融点金属膜の膜厚を０．２μｍ以下にするので、電極配
線の熱処理時にこれらの膜に発生する内部応力が低下し
、このため、高融点金属シリサイド膜または高融点金属
膜の不整合部に断線が生じなくなる。
融点金属膜の膜厚を０．２μｍ以下にするので、電極配
線の熱処理時にこれらの膜に発生する内部応力が低下し
、このため、高融点金属シリサイド膜または高融点金属
膜の不整合部に断線が生じなくなる。
［実施例］
以下、この発明の実施例を図について説明する。
なお、この実施例の説明において、従来の技術の説明と
重複する部分については適宜その説明を省略する。
重複する部分については適宜その説明を省略する。
第１Ａ図〜第１Ｆ図は、この発明の実施例であるポリサ
イド構造の電極配線を宵する半導体装置の製造方法を説
明するための工程断面図である。
イド構造の電極配線を宵する半導体装置の製造方法を説
明するための工程断面図である。
この製造方法について説明すると、まず、シリコン２！
！ｉ２１表面に下地段差パターン２および二酸化シリコ
ン膜３を形成する（第１Ａ図）。次に、下地段差パター
ン２表面および二酸化シリコン膜３表面に０．２〜０．
３μｍの膜厚のポリシリコン膜４０を形成する（第１Ｂ
図）。次に、配線抵抗を下げる目的でポリシリコン膜４
０に燐（Ｐ）をドープする。４１は燐がドープされたポ
リシリコン膜を示している（第１Ｃ図）。次に、ポリシ
リコン膜４１表面にスパッタリング法により膜厚が０．
２μｍ以下の高融点金属シリサイド膜または高融点金
属膜、たとえばモリブデンシリサイド膜５２を形成する
。このとき、段差部において膜の成長の仕方が異なるこ
とによりモリブデンシリサイド膜５２に不整合部７１が
生じる。次に、ポリサイド構造の電極配線を１０００℃
前後の温度て熱処理する。このとき、従来技術で述べた
ようにモリブデンシリサイド膜５２の結晶粒径は数１０
０Ａから数１０００Ａに増大する。５３は熱処理後のモ
リブデンシリサイド膜を示している。モリブデンシリサ
イド膜５２の結晶粒径の増大に伴ってこの膜の体積収縮
が起こりこの膜に内部応力が発生するが、この実施例で
は、モリブデンシリサイド膜５２の膜厚を０． ２μｍ
以下にしているため、この内部応力は小さくなり、不整
合部７１で断線が生じない（第１Ｅ図）。次に、モリブ
デンシリイド膜５３表面にＢＰＳＧからなるスムースコ
ート膜を形成し、この後、スムースコート膜をリフロー
する。６はリフロー後のスムースコート膜を示している
（第１Ｆ図）。
！ｉ２１表面に下地段差パターン２および二酸化シリコ
ン膜３を形成する（第１Ａ図）。次に、下地段差パター
ン２表面および二酸化シリコン膜３表面に０．２〜０．
３μｍの膜厚のポリシリコン膜４０を形成する（第１Ｂ
図）。次に、配線抵抗を下げる目的でポリシリコン膜４
０に燐（Ｐ）をドープする。４１は燐がドープされたポ
リシリコン膜を示している（第１Ｃ図）。次に、ポリシ
リコン膜４１表面にスパッタリング法により膜厚が０．
２μｍ以下の高融点金属シリサイド膜または高融点金
属膜、たとえばモリブデンシリサイド膜５２を形成する
。このとき、段差部において膜の成長の仕方が異なるこ
とによりモリブデンシリサイド膜５２に不整合部７１が
生じる。次に、ポリサイド構造の電極配線を１０００℃
前後の温度て熱処理する。このとき、従来技術で述べた
ようにモリブデンシリサイド膜５２の結晶粒径は数１０
０Ａから数１０００Ａに増大する。５３は熱処理後のモ
リブデンシリサイド膜を示している。モリブデンシリサ
イド膜５２の結晶粒径の増大に伴ってこの膜の体積収縮
が起こりこの膜に内部応力が発生するが、この実施例で
は、モリブデンシリサイド膜５２の膜厚を０． ２μｍ
以下にしているため、この内部応力は小さくなり、不整
合部７１で断線が生じない（第１Ｅ図）。次に、モリブ
デンシリイド膜５３表面にＢＰＳＧからなるスムースコ
ート膜を形成し、この後、スムースコート膜をリフロー
する。６はリフロー後のスムースコート膜を示している
（第１Ｆ図）。
なお、上記実施例では、ポリシリコン膜とモリブデンシ
リサイド膜とからなるポリサイド構造の電極配線につい
て示したが、モリブデンシリサイド膜の代わりに、タン
グステンシリサイド膜、チタンシリサイド膜、タンタル
シリサイド膜などの高融点金属シリサイド膜を用いても
よく、また、モリブデン膜、タングステン膜、チタン膜
、タンタル膜などの高融点金属膜を用いてもよい。
リサイド膜とからなるポリサイド構造の電極配線につい
て示したが、モリブデンシリサイド膜の代わりに、タン
グステンシリサイド膜、チタンシリサイド膜、タンタル
シリサイド膜などの高融点金属シリサイド膜を用いても
よく、また、モリブデン膜、タングステン膜、チタン膜
、タンタル膜などの高融点金属膜を用いてもよい。
［発明の効果コ
以上のようにこの発明によれば、段差部に形成される電
極配線用の高融点金属シリサイド膜または高融点金属膜
の膜厚を０． ２μｍ以下にしたので、ポリサイド構造
の電極配線の熱処理時において、高融点金属シリサイド
膜または高融点金属膜の断線を防いで配線抵抗の上昇を
抑えるこができる半導体装置を得ることができる。この
ため、半導体装置の製造の歩留りや信頓性が向上する。
極配線用の高融点金属シリサイド膜または高融点金属膜
の膜厚を０． ２μｍ以下にしたので、ポリサイド構造
の電極配線の熱処理時において、高融点金属シリサイド
膜または高融点金属膜の断線を防いで配線抵抗の上昇を
抑えるこができる半導体装置を得ることができる。この
ため、半導体装置の製造の歩留りや信頓性が向上する。
第１Ａ図〜第１Ｆ図は、この発明の実施例であるポリサ
イド構造の電極配線を何する半導体装置の製造方法を説
明するための工程断面図である。 第２Ａ図および第２Ｂ図は、従来のポリサイド構造の電
極配線を有する半導体装置を示す断面図である。 図において、１はシリコン基板、２は下地段差パターン
、３は二酸化シリコン膜、４０．４１はポリシリコン膜
、５０．５１，５２．５３はモリブデンシリサイド膜、
６はスムースコート膜、７０．７１は不整合部、８は断
線である。 なお、各図中同一符号は同一または相当部分を示す。
イド構造の電極配線を何する半導体装置の製造方法を説
明するための工程断面図である。 第２Ａ図および第２Ｂ図は、従来のポリサイド構造の電
極配線を有する半導体装置を示す断面図である。 図において、１はシリコン基板、２は下地段差パターン
、３は二酸化シリコン膜、４０．４１はポリシリコン膜
、５０．５１，５２．５３はモリブデンシリサイド膜、
６はスムースコート膜、７０．７１は不整合部、８は断
線である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (4)
- （１）段差部に形成される電極配線用の高融点金属シリ
サイド膜または高融点金属膜の膜厚を０．２μｍ以下に
したことを特徴とする半導体装置。 - （２）前記高融点金属シリサイド膜は、モリブデンシリ
サイド膜、タングステンシリサイド膜、チタンシリサイ
ド膜およびタンタルシリサイド膜からなる群から選ばれ
た１つの膜である特許請求の範囲第１項記載の半導体装
置。 - （３）前記高融点金属膜は、モリブデン膜、タングステ
ン膜、チタン膜およびタンタル膜からなる群から選ばれ
た１つの膜である特許請求の範囲第１項記載の半導体装
置。 - （４）前記高融点金属シリサイド膜または高融点金属膜
は、スパッタリング法により形成される特許請求の範囲
第１項ないし第３項のいずれかに記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19310686A JPS6347950A (ja) | 1986-08-18 | 1986-08-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19310686A JPS6347950A (ja) | 1986-08-18 | 1986-08-18 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6347950A true JPS6347950A (ja) | 1988-02-29 |
Family
ID=16302342
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19310686A Pending JPS6347950A (ja) | 1986-08-18 | 1986-08-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6347950A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0479330A (ja) * | 1990-07-23 | 1992-03-12 | Matsushita Electron Corp | 積層配線の形成方法 |
| KR100260524B1 (ko) * | 1997-06-27 | 2000-08-01 | 김영환 | 반도체소자의금속배선형성방법 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS609160A (ja) * | 1983-06-28 | 1985-01-18 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JPS6057975A (ja) * | 1983-09-09 | 1985-04-03 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS6184831A (ja) * | 1984-10-02 | 1986-04-30 | Nec Corp | 半導体装置の製造方法 |
-
1986
- 1986-08-18 JP JP19310686A patent/JPS6347950A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS609160A (ja) * | 1983-06-28 | 1985-01-18 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JPS6057975A (ja) * | 1983-09-09 | 1985-04-03 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS6184831A (ja) * | 1984-10-02 | 1986-04-30 | Nec Corp | 半導体装置の製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0479330A (ja) * | 1990-07-23 | 1992-03-12 | Matsushita Electron Corp | 積層配線の形成方法 |
| KR100260524B1 (ko) * | 1997-06-27 | 2000-08-01 | 김영환 | 반도체소자의금속배선형성방법 |
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