JPS6348186B2 - - Google Patents
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- Publication number
- JPS6348186B2 JPS6348186B2 JP58169788A JP16978883A JPS6348186B2 JP S6348186 B2 JPS6348186 B2 JP S6348186B2 JP 58169788 A JP58169788 A JP 58169788A JP 16978883 A JP16978883 A JP 16978883A JP S6348186 B2 JPS6348186 B2 JP S6348186B2
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- JP
- Japan
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- upper electrode
- unit capacitance
- capacitance element
- semiconductor integrated
- group
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/201—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits
- H10D84/204—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors
- H10D84/206—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors of combinations of capacitors and resistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
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- H10D84/204—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors
- H10D84/212—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors of only capacitors
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- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は半導体集積回路、特に比精度の良い容
量素子を有する半導体集積回路に関する。
量素子を有する半導体集積回路に関する。
アナログ集積回路に使用されるフイルター回路
には、第１図に示すようなS.C.F.（スイツチド
キヤパシタ フイルタ（Switched Capacitor
Filter））回路が多く使われており、この回路の
周波数特性は容量C1，C2の比精度によつて決定
される。
には、第１図に示すようなS.C.F.（スイツチド
キヤパシタ フイルタ（Switched Capacitor
Filter））回路が多く使われており、この回路の
周波数特性は容量C1，C2の比精度によつて決定
される。
従来の半導体集積回路においては、容量の精度
を高めるために、第２図ａ，ｂのような単位容量
素子を複数個設け、これを第３図に示すように一
定間隔をおいて配置し、必要とする容量に応じて
接続個数を調整することが行なわれていた。
を高めるために、第２図ａ，ｂのような単位容量
素子を複数個設け、これを第３図に示すように一
定間隔をおいて配置し、必要とする容量に応じて
接続個数を調整することが行なわれていた。
第１図において、S1〜S2は電子スイツチで、Ａ
は増幅器である。
は増幅器である。
第２図ａ，ｂは従来から公知の単位容量素子の
一例の平面図と断面図で、それぞれ導電材料で形
成された上部電極１と下部電極２の間に絶縁層３
を挾んで容量を構成する。４は上部電極に接続す
るためのコンタクト部、５は接続用アルミ配線部
である。下部電極２は複数個の単位容量素子群に
対して共通であつても差支えなく、従つて下部電
極に対する外部への接続手段は省略してある。
一例の平面図と断面図で、それぞれ導電材料で形
成された上部電極１と下部電極２の間に絶縁層３
を挾んで容量を構成する。４は上部電極に接続す
るためのコンタクト部、５は接続用アルミ配線部
である。下部電極２は複数個の単位容量素子群に
対して共通であつても差支えなく、従つて下部電
極に対する外部への接続手段は省略してある。
第３図は、従来から公知の単位容量素子群の一
例を示したもので、図では、６個をほぼ一定間隔
をおいて長方形に並べてある。
例を示したもので、図では、６個をほぼ一定間隔
をおいて長方形に並べてある。
しかしながら、従来のこの配列には欠点があ
る。すなわち、各単位容量素子の上部電極１をエ
ツチングにて形成する場合、たとえその写真マス
クを各上部電極パターンごとに同一の寸法に設計
しておいても、エツチングプロセスによつて単位
容量素子群の外側が、より多くエツチングされる
傾向があり、第４図に示すように各上部電極の形
状が同一にならない欠点があつた。第４図におい
て６で示した部分はエツチングにより上部電極１
が挾められた部分で、説明のためにやや誇張して
書いてある。
る。すなわち、各単位容量素子の上部電極１をエ
ツチングにて形成する場合、たとえその写真マス
クを各上部電極パターンごとに同一の寸法に設計
しておいても、エツチングプロセスによつて単位
容量素子群の外側が、より多くエツチングされる
傾向があり、第４図に示すように各上部電極の形
状が同一にならない欠点があつた。第４図におい
て６で示した部分はエツチングにより上部電極１
が挾められた部分で、説明のためにやや誇張して
書いてある。
従つて、接続する単位容量素子の数を増減して
も、それに比例して全静電容量を変化させること
ができなかつた。
も、それに比例して全静電容量を変化させること
ができなかつた。
本発明はこのような欠点を除去しエツチングに
よる差をなくしたものである。
よる差をなくしたものである。
本発明によると一定間隔をおいて配置された複
数個の単位容量素子群を含む半導体集積回路にお
いて、前記単位容量素子群を形成する上部電極群
の周辺を前記上部電極と同一の材料、同一の加工
条件で形成され、かつ前記一定間隔と実質的に等
しい間隔を保つて設けられた枠状パターンで囲む
ことを特徴とする半導体集積回路が得られる。
数個の単位容量素子群を含む半導体集積回路にお
いて、前記単位容量素子群を形成する上部電極群
の周辺を前記上部電極と同一の材料、同一の加工
条件で形成され、かつ前記一定間隔と実質的に等
しい間隔を保つて設けられた枠状パターンで囲む
ことを特徴とする半導体集積回路が得られる。
すなわち一定間隔を保つて配置された各単位容
量素子の集りの結果として成る上部電極群の周辺
に、それら電極群を構成するのと同じ材料と同じ
プロセスを用いて枠状パターンを設け、上部電極
群における外側効果（外側がエツチングされ易
い）をなくすものである。さらにこの枠状パター
ンをインピーダンスの低いラインに接続すること
により、他との寄生容量を低減させ、シールド効
果によつて雑音の誘導を減少させることができ
る。
量素子の集りの結果として成る上部電極群の周辺
に、それら電極群を構成するのと同じ材料と同じ
プロセスを用いて枠状パターンを設け、上部電極
群における外側効果（外側がエツチングされ易
い）をなくすものである。さらにこの枠状パター
ンをインピーダンスの低いラインに接続すること
により、他との寄生容量を低減させ、シールド効
果によつて雑音の誘導を減少させることができ
る。
第５図は本発明の一実施例の上面図であり、７
は本発明において付加した枠状パターンで、上部
電極１の集まりである上部電極群の周囲に間隔ａ
で配置されている。間隔ａは、各単位容量素子の
上部電極１相互間の間隔ａと等しく選ばれてい
る。
は本発明において付加した枠状パターンで、上部
電極１の集まりである上部電極群の周囲に間隔ａ
で配置されている。間隔ａは、各単位容量素子の
上部電極１相互間の間隔ａと等しく選ばれてい
る。
第５図に示した構成例によれば、上部電極群の
各電極パターンはエツチング効果に対して平等で
あり、従来にあつたようなエツチング差は除去で
きる。
各電極パターンはエツチング効果に対して平等で
あり、従来にあつたようなエツチング差は除去で
きる。
以上、本発明を一実施例である第５図によつて
説明したが、枠状パターンは完全に閉じている必
要はなく、途中で切れていたり、低インピーダン
スラインへの接続が複数個の位置で行なわれても
良いし、又枠状パターン内の上部電極群は単体で
あつても良いことは言うまでもない。
説明したが、枠状パターンは完全に閉じている必
要はなく、途中で切れていたり、低インピーダン
スラインへの接続が複数個の位置で行なわれても
良いし、又枠状パターン内の上部電極群は単体で
あつても良いことは言うまでもない。
本発明によると、以上説明したように、上部電
極群における外側効果をなくした半導体集積回路
が得られる。
極群における外側効果をなくした半導体集積回路
が得られる。
第１図は容量素子を有する半導体集積回路の一
例の回路図、第２図ａ，ｂは公知の単位容量素子
の例の平面図及び断面図、第３図は公知の単位容
量素子群の配置説明図、第４図は従来のエツチン
グ状況説明図、第５図は本発明の一実施例の配置
説明図である。 C1〜C2……容量、S1〜S2……電子スイツチ、
Ａ……増幅器、１……上部電極、２……下部電
極、３……絶縁層、４……コンタクト部、５……
接続用アルミ配線、６……エツチング部、７……
枠状パターン。
例の回路図、第２図ａ，ｂは公知の単位容量素子
の例の平面図及び断面図、第３図は公知の単位容
量素子群の配置説明図、第４図は従来のエツチン
グ状況説明図、第５図は本発明の一実施例の配置
説明図である。 C1〜C2……容量、S1〜S2……電子スイツチ、
Ａ……増幅器、１……上部電極、２……下部電
極、３……絶縁層、４……コンタクト部、５……
接続用アルミ配線、６……エツチング部、７……
枠状パターン。
Claims (1)
- １ 一定間隔をおいて配置された複数個の単位容
量素子群を含む半導体集積回路において、前記単
位容量素子群を形成する上部電極群の周辺を前記
上部電極と同一の材料同一の加工条件で形成さ
れ、かつ前記一定間隔と実質的に等しい間隔を保
つて設けられた枠状パターンで囲むことを特徴と
する半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58169788A JPS6060751A (ja) | 1983-09-14 | 1983-09-14 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58169788A JPS6060751A (ja) | 1983-09-14 | 1983-09-14 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6060751A JPS6060751A (ja) | 1985-04-08 |
| JPS6348186B2 true JPS6348186B2 (ja) | 1988-09-28 |
Family
ID=15892883
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58169788A Granted JPS6060751A (ja) | 1983-09-14 | 1983-09-14 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6060751A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6461043A (en) * | 1987-09-01 | 1989-03-08 | Nec Corp | Semiconductor device |
| JPH0864764A (ja) * | 1994-08-25 | 1996-03-08 | Nippon Motorola Ltd | ユニットキャパシタ |
| JP2004179419A (ja) | 2002-11-27 | 2004-06-24 | Toshiba Corp | 半導体装置及びその製造方法 |
| CN103765574B (zh) | 2011-08-24 | 2017-06-30 | 瑞萨电子株式会社 | 半导体装置 |
-
1983
- 1983-09-14 JP JP58169788A patent/JPS6060751A/ja active Granted
Non-Patent Citations (1)
| Title |
|---|
| IEEE JOURNAL OF SOLID-STATE CIRCUITS=1975 * |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6060751A (ja) | 1985-04-08 |
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