JPS6348916A - 素子値誤差補正回路 - Google Patents
素子値誤差補正回路Info
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- JPS6348916A JPS6348916A JP61192073A JP19207386A JPS6348916A JP S6348916 A JPS6348916 A JP S6348916A JP 61192073 A JP61192073 A JP 61192073A JP 19207386 A JP19207386 A JP 19207386A JP S6348916 A JPS6348916 A JP S6348916A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明は、素子値誤差補正回路に於いて、複数の素子の
間に在る素子値誤差に起因して発生する電圧をコンパレ
ータで検出し、その検出結果をアップ・ダウン・カウン
タに入力してカウント・アップ或いはカウント・ダウン
を行って素子補正値を発生させ、その素子補正値を乗算
型ディジタル・アナログ変換器に入力して素子の値を選
択することに依り、素子補正値を高速で発生させること
を可能とした。
間に在る素子値誤差に起因して発生する電圧をコンパレ
ータで検出し、その検出結果をアップ・ダウン・カウン
タに入力してカウント・アップ或いはカウント・ダウン
を行って素子補正値を発生させ、その素子補正値を乗算
型ディジタル・アナログ変換器に入力して素子の値を選
択することに依り、素子補正値を高速で発生させること
を可能とした。
本発明は、複数の素子値間に高い相対精度が必要とされ
る素子に於ける素子値誤差を補正する回路に関する。
る素子に於ける素子値誤差を補正する回路に関する。
例えばＡ／Ｄ或いはＤ／Ａ変換器に於いては、それ等の
変換を行うのに複数のキャパシタ或いは抵抗などの素子
が不可欠であり、しかも、その複数のキャパシタに於け
る値、複数の抵抗に於ける値はそれぞれ高い相対精度が
必要とされる・即ち、例えばキャパシタに於いては、各
容量値が全く同一であるか、或いは、高い精度で一定の
差を存していることが必要であり、また、抵抗に於いて
は、各抵抗値が前記キャパシタの場合と同様な関係にあ
ることが必要となる。
変換を行うのに複数のキャパシタ或いは抵抗などの素子
が不可欠であり、しかも、その複数のキャパシタに於け
る値、複数の抵抗に於ける値はそれぞれ高い相対精度が
必要とされる・即ち、例えばキャパシタに於いては、各
容量値が全く同一であるか、或いは、高い精度で一定の
差を存していることが必要であり、また、抵抗に於いて
は、各抵抗値が前記キャパシタの場合と同様な関係にあ
ることが必要となる。
然しなから、通常の場合、そのままで高い相対精度をも
ったキャパシタ或いは抵抗を得ることは困難であるから
、素子値の誤差を補正する回路を用いることで実質的に
相対精度を高めるようにしている。
ったキャパシタ或いは抵抗を得ることは困難であるから
、素子値の誤差を補正する回路を用いることで実質的に
相対精度を高めるようにしている。
第３図は素子値誤差補正回路の原理を説明する為の要部
ブロック図である。
ブロック図である。
図に於いて、１及び２は高い相対精度を必要とされてい
る素子、３は素子値比較回路、４は制御回路、５及び６
は素子値調整回路をそれぞれ示している。
る素子、３は素子値比較回路、４は制御回路、５及び６
は素子値調整回路をそれぞれ示している。
この素子値誤差補正回路に於ける主要な動作について説
明する。
明する。
素子値比較回路３は素子１及び２の値を比較して、その
比較結果を制御回路４に送出する。向、実際には、（素
子１の値＋調整値）と（素子２の値＋調整値）を比較し
、その比較結果は制御回路４に送られる。
比較結果を制御回路４に送出する。向、実際には、（素
子１の値＋調整値）と（素子２の値＋調整値）を比較し
、その比較結果は制御回路４に送られる。
制御回路４は前記比較結果に基づいて素子値調整回路５
及び６に調整を行うように制？Ｉｌｌ指令を送る。
及び６に調整を行うように制？Ｉｌｌ指令を送る。
素子値調整回路５及び６は素子１及び２に容量値の増減
或いは抵抗値の増減などを行う。
或いは抵抗値の増減などを行う。
以上の動作は、素子値の誤差が完全に補正されるまで繰
り返される。
り返される。
さて、従来、このような＋１を正をする為の具体的な方
法として逐次比較法及び積分法の二つが知られている。
法として逐次比較法及び積分法の二つが知られている。
第４図は逐次比較法を実施する容量値誤差補正回路を説
明する為の要部回路説明図を表している。
明する為の要部回路説明図を表している。
図に於いて、Ｃ１及びＣ２は容量値を合わせるべき主キ
ャパシタ、Ｃ３１及びＣ５２は容量値を合わせる為に用
いる補助キャパシタ、ｓｚ、ｓｗｌ、ＳＷ２はスイッチ
、Ｒ及びＧはスイ・ノチの（要点、１はディジタル・ア
ナログ（ｄｉｇｉｔａｌｔｏ ａｎａｌｏｇ：Ｄ／Ａ
）変換器、２はコンパレータ、３は逐次比較型レジスタ
（ｓ ｕ ｃ ｃ ｅｓｓｉｖｅ ａｐｐｒｏｘｉｍ
ａｔｉｏｎ ｒｅｇｉｓＬｏｒ：５ＡＲ）、Ｎｌは接
続点、ＶＲは基準電圧をそれぞれ示している。
ャパシタ、Ｃ３１及びＣ５２は容量値を合わせる為に用
いる補助キャパシタ、ｓｚ、ｓｗｌ、ＳＷ２はスイッチ
、Ｒ及びＧはスイ・ノチの（要点、１はディジタル・ア
ナログ（ｄｉｇｉｔａｌｔｏ ａｎａｌｏｇ：Ｄ／Ａ
）変換器、２はコンパレータ、３は逐次比較型レジスタ
（ｓ ｕ ｃ ｃ ｅｓｓｉｖｅ ａｐｐｒｏｘｉｍ
ａｔｉｏｎ ｒｅｇｉｓＬｏｒ：５ＡＲ）、Ｎｌは接
続点、ＶＲは基準電圧をそれぞれ示している。
この回路に於いては、主キャパシタＣ１及びＣ２と補助
キャパシタＣ３Ｉそれぞれの容量値は固定であるが、補
助キャパシタＣ３２はＤ／Ａ変換器１の作用に依り、見
掛は上の容量値が増減されるようになっている。
キャパシタＣ３Ｉそれぞれの容量値は固定であるが、補
助キャパシタＣ３２はＤ／Ａ変換器１の作用に依り、見
掛は上の容量値が増減されるようになっている。
次に、この回路に依って容量値誤差補正を行う場合につ
いて説明する。
いて説明する。
先ず１、スイッチＳＺを閉成し、接続点Ｎｌの電位を０
〔■〕とし、また、スイッチＳＷＩは接点Ｒが、また、
スイッチＳＷ２は接点Ｇがそれぞれ閉成されるように作
動させる。これに依り、主キャパシタＣＩ及び補助キャ
パシタＣ３１には基準電圧ＶＲが印加されて電荷が蓄積
され、そして、主キャパシタＣ２は接地される。
〔■〕とし、また、スイッチＳＷＩは接点Ｒが、また、
スイッチＳＷ２は接点Ｇがそれぞれ閉成されるように作
動させる。これに依り、主キャパシタＣＩ及び補助キャ
パシタＣ３１には基準電圧ＶＲが印加されて電荷が蓄積
され、そして、主キャパシタＣ２は接地される。
次いで、スイッチＳＺを開放し、スイッチＳＷ１は接点
Ｇが、スイッチＳＷ２は接点Ｒがそれぞれ閉成されるよ
うに作動させる。
Ｇが、スイッチＳＷ２は接点Ｒがそれぞれ閉成されるよ
うに作動させる。
この場合、
ＣＬ ＋Ｃ３１＝Ｃ２＋Ｃ３２
であれば、接続点Ｎ１の電位は変動することなく０〔■
〕を維持している筈であるが、 ＣＩ ＋Ｃ３１≠Ｃ２＋Ｃ３２ であれば、接続点Ｎ１には次の式で表される電圧ＶＡが
発生する。
〕を維持している筈であるが、 ＣＩ ＋Ｃ３１≠Ｃ２＋Ｃ３２ であれば、接続点Ｎ１には次の式で表される電圧ＶＡが
発生する。
次いで、この電圧ＶＡを次なるコンパレーク２に入力し
て基準電位と比較し、その結果をＳ Ａ Ｒ３に入力す
る。面、ＳＡＲは逐次比較型Ａ／Ｄ変ｌＡ器に多用され
ている。
て基準電位と比較し、その結果をＳ Ａ Ｒ３に入力す
る。面、ＳＡＲは逐次比較型Ａ／Ｄ変ｌＡ器に多用され
ている。
次いで、５ＡＲ３の出力でＤ／Ａ変換器１を制？ＩＩＩ
Ｌ、電圧ＶＡが０〔■〕になるように逐次比較法で補
正量を決定し、補助キャパシタＣ３２に印加する電圧の
如何に依り、その見掛は上の容量値を増減するものであ
る。
Ｌ、電圧ＶＡが０〔■〕になるように逐次比較法で補
正量を決定し、補助キャパシタＣ３２に印加する電圧の
如何に依り、その見掛は上の容量値を増減するものであ
る。
一般に、電子機器に於いて、電源を投入した場合、暫時
、温度上昇が持続する。そのような場合には、必ず素子
値の変動が発生するので、前記のような素子値誤差の補
正を行う必要がある。
、温度上昇が持続する。そのような場合には、必ず素子
値の変動が発生するので、前記のような素子値誤差の補
正を行う必要がある。
然しなから、そのような素子値誤差補正は、電子機器に
於ける通常の動作を阻害しないように、即ち、その動作
の合間を縫って行われなければならない。
於ける通常の動作を阻害しないように、即ち、その動作
の合間を縫って行われなければならない。
第４図に関して説明した従来例に於いては、外部から素
子値誤差補正の指令を与え、その素子値は逐次比較法を
用いて補正されるものである為、その手間が大変であっ
て、かなりの時間を必要とする。例えば、Ｄ／Ａ変換器
１がｎビットであると、ｎサイクル、即ち、０回の手続
きを採って補正量が決定される。従って、前記のように
、電子機器に於ける通常の動作の合間に素子値誤差補正
を行うなどは不可能に近いことになる。
子値誤差補正の指令を与え、その素子値は逐次比較法を
用いて補正されるものである為、その手間が大変であっ
て、かなりの時間を必要とする。例えば、Ｄ／Ａ変換器
１がｎビットであると、ｎサイクル、即ち、０回の手続
きを採って補正量が決定される。従って、前記のように
、電子機器に於ける通常の動作の合間に素子値誤差補正
を行うなどは不可能に近いことになる。
本発明は、Ａ／Ｄ或いはＤ／Ａ変換器など、複数のキャ
パシタ或いは抵抗などの素子がそれぞれ高い相対精度を
有することが必要とされる電子機器に用いられ、それ等
の素子値間に在る誤差を高速で補正し、必要な相対精度
を得ることを可能とした素子値誤差補正回路を提供する
。
パシタ或いは抵抗などの素子がそれぞれ高い相対精度を
有することが必要とされる電子機器に用いられ、それ等
の素子値間に在る誤差を高速で補正し、必要な相対精度
を得ることを可能とした素子値誤差補正回路を提供する
。
Ｃ問題点を解決するための手段〕
本発明に依る素子値誤差補正回路に於いては、相対的な
素子値誤差が補正されるべき複数の素子（例えば主キャ
パシタＣ１及びＣ２）と、該素子に付加されて素子値誤
差を補正する為の補助素子（例えば補助キャパシタＣ３
１及びＣ５２）と、前記複数の素子に於ける素子値誤差
に起因して発生する電圧を検出するコンパレータ（例え
ばコンパレータ２）と、該コンパレータからの入力に基
づいてカウントアンプ或いはカウントダウンを行うアッ
プ・ダウン・カウンタ（例えばアップ・ダウン・カウン
タ４）と、該アップ・ダウン・カウンタからの入力に基
づいて前記補助素子の等価的な値を調節する乗算型ディ
ジクル・アナログ変換器（例えばＤ／Ａ変換器１）とを
備えてなる構成になっている。
素子値誤差が補正されるべき複数の素子（例えば主キャ
パシタＣ１及びＣ２）と、該素子に付加されて素子値誤
差を補正する為の補助素子（例えば補助キャパシタＣ３
１及びＣ５２）と、前記複数の素子に於ける素子値誤差
に起因して発生する電圧を検出するコンパレータ（例え
ばコンパレータ２）と、該コンパレータからの入力に基
づいてカウントアンプ或いはカウントダウンを行うアッ
プ・ダウン・カウンタ（例えばアップ・ダウン・カウン
タ４）と、該アップ・ダウン・カウンタからの入力に基
づいて前記補助素子の等価的な値を調節する乗算型ディ
ジクル・アナログ変換器（例えばＤ／Ａ変換器１）とを
備えてなる構成になっている。
前記手段を採ることに依って、Ａ ／ Ｄ １ｌｉ１’
いはＤ／Ａ変換器など、複数のキャパシタ或いは抵抗な
どの素子がそれぞれ高い相対精度を有することが必要と
される電子機器に於いて、それ等の素子値間に在る誤差
をアップ・ダウン・カウンタを用いる、所謂、追従比較
法にて高速で補正することができ、その結果、電子機器
の主動作の合間を縫って補正動作を行う、所謂、サイク
ル・スチールと呼ばれる素子値誤差補正が可能になる。
いはＤ／Ａ変換器など、複数のキャパシタ或いは抵抗な
どの素子がそれぞれ高い相対精度を有することが必要と
される電子機器に於いて、それ等の素子値間に在る誤差
をアップ・ダウン・カウンタを用いる、所謂、追従比較
法にて高速で補正することができ、その結果、電子機器
の主動作の合間を縫って補正動作を行う、所謂、サイク
ル・スチールと呼ばれる素子値誤差補正が可能になる。
第１図は本発明一実施例の要部回路説明図を表し、第４
図に於いて用いた記号と同記号は同部分を示すか或いは
同じ意味を持つものとする。
図に於いて用いた記号と同記号は同部分を示すか或いは
同じ意味を持つものとする。
図に於いて、４はアップ・ダウン・カウンタ、ＣＬＫは
クロック信号、Ｕ／Ｄはアップ・ダウン信号をそれぞれ
示している。
クロック信号、Ｕ／Ｄはアップ・ダウン信号をそれぞれ
示している。
第２図は第１図に見られる実施例の動作を説明する為の
タイミング・チャートを表し、第１図に於いて用いた記
号と同記号は同部分を示すか或いは同じ意味を持つもの
とする。尚、ここでは、容量値の誤差補正について解説
するが、勿論、これに限定されることなく、例えば、抵
抗についても同様に実施することができる。尚、本発明
に於けるＤ／Ａ変換器１は乗算型であることが必要であ
る。
タイミング・チャートを表し、第１図に於いて用いた記
号と同記号は同部分を示すか或いは同じ意味を持つもの
とする。尚、ここでは、容量値の誤差補正について解説
するが、勿論、これに限定されることなく、例えば、抵
抗についても同様に実施することができる。尚、本発明
に於けるＤ／Ａ変換器１は乗算型であることが必要であ
る。
次に、第１図に見られる実施例の動作ムごついて第２図
を参照しつつ説明する。
を参照しつつ説明する。
先ず、スイッチＳＺを閉成し、接続点Ｎ１の電位を０〔
■〕とし、また、スイッチＳＷ、１は接点Ｒが、また、
スイッチＳＷ２は接点Ｇがそれぞれ閉成されるように作
動させる。これに依り、主キャパシタＣ１及び補助キャ
パシタＣ８１には基準電圧ＶＲが印加されて電荷が蓄積
され、そして、主キャパシタＣ２は接地される。
■〕とし、また、スイッチＳＷ、１は接点Ｒが、また、
スイッチＳＷ２は接点Ｇがそれぞれ閉成されるように作
動させる。これに依り、主キャパシタＣ１及び補助キャ
パシタＣ８１には基準電圧ＶＲが印加されて電荷が蓄積
され、そして、主キャパシタＣ２は接地される。
次いで、スイッチＳＺを開放し、スイッチＳＷ１は接点
Ｇが、スイッチＳＷ２は接点Ｒがそれぞれ閉成されるよ
うに作動させる。
Ｇが、スイッチＳＷ２は接点Ｒがそれぞれ閉成されるよ
うに作動させる。
このようにすると、接続点Ｎｌには、Ｃ１＋ＣＳｌ≠Ｃ
２十〇Ｓ ２に起因する電位差が現れる。
２十〇Ｓ ２に起因する電位差が現れる。
その電位差はコンパレータ２で基準電位と比較され、そ
の結果はアップ・ダウン・カウンタ４に人力される。
の結果はアップ・ダウン・カウンタ４に人力される。
従って、アップ・ダウン・カウンタ４に於いては、カウ
ントアツプ或いはカウントダウンが行われる。
ントアツプ或いはカウントダウンが行われる。
アップ・ダウン・カウンタ４にはクロック信号ＣＬＫが
入力されていて、その出力でＤ／Ａ変換器１を制御する
ようになっている。
入力されていて、その出力でＤ／Ａ変換器１を制御する
ようになっている。
今、Ｃ２＋Ｃ３２＞Ｃ２＋Ｃ３２であったとすると、接
続点Ｎ１には十電圧が発生し、それに依り、コンパレー
タ２はアップ・ダウン・カウンタ４にカウント・ダウン
の指令を与える。
続点Ｎ１には十電圧が発生し、それに依り、コンパレー
タ２はアップ・ダウン・カウンタ４にカウント・ダウン
の指令を与える。
そこで、アップ・ダウン・カウンタ４の出力コードは値
として小さくなり、その出力が加えられたＤ／Ａ変ｔＡ
ｆ３１の分圧比も小さくなる。
として小さくなり、その出力が加えられたＤ／Ａ変ｔＡ
ｆ３１の分圧比も小さくなる。
Ｄ／Ａ変換器１は、補助キャパシタＣ５２に対して、見
掛は一ヒの容量値が小さくなるような制御を加える。即
ち、補助キャパシタＣ３２に於いて、接続点Ｎ１とは反
対側の端子の電位を押し上げるようにする。
掛は一ヒの容量値が小さくなるような制御を加える。即
ち、補助キャパシタＣ３２に於いて、接続点Ｎ１とは反
対側の端子の電位を押し上げるようにする。
このような動作をさせると、接続点Ｎ１に於ける電位は
略０ （Ｖ）に低下する。好ましくは、接続点Ｎ１の電
位が略０ （Ｖ）となって、アップ・ダウン・カウンタ
４がアンプとダウンの間を小刻みに行きつ戻りつするよ
うな状態となるようにすると良い。
略０ （Ｖ）に低下する。好ましくは、接続点Ｎ１の電
位が略０ （Ｖ）となって、アップ・ダウン・カウンタ
４がアンプとダウンの間を小刻みに行きつ戻りつするよ
うな状態となるようにすると良い。
前記したように、電子機器の電源投入時には、温度変化
に依る素子値の変動が起こり、その変動は比較的緩慢で
且つ長く持続するので、そのような場合の素子値誤差の
補正には、本発明のような追従比較型が極めて有利であ
る。
に依る素子値の変動が起こり、その変動は比較的緩慢で
且つ長く持続するので、そのような場合の素子値誤差の
補正には、本発明のような追従比較型が極めて有利であ
る。
尚、前記実施例に於いては、補助キャパシタＣ３２が１
個であり、その見掛は上の容量値を変化させるようにし
ているが、容量値を異にする複数の補助キャパシタを多
数設置して、それ等を必要に応じて選択するようにして
も良い。
個であり、その見掛は上の容量値を変化させるようにし
ているが、容量値を異にする複数の補助キャパシタを多
数設置して、それ等を必要に応じて選択するようにして
も良い。
本発明に依る素子値誤差補正回路に於いては、複数の素
子の間に在る素子値誤差に起因して発生する電圧をコン
パレータで検出し、その検出結果をアップ・ダウン・カ
ウンタに入力してカウント・アンプ或いはカウント・ダ
ウンを行って素子補正値を発生させ、その素子補正値を
乗算型ディジタル・アナログ変換器に入力して素子の値
を選択するようにしている。
子の間に在る素子値誤差に起因して発生する電圧をコン
パレータで検出し、その検出結果をアップ・ダウン・カ
ウンタに入力してカウント・アンプ或いはカウント・ダ
ウンを行って素子補正値を発生させ、その素子補正値を
乗算型ディジタル・アナログ変換器に入力して素子の値
を選択するようにしている。
前記構成を採ることに依って、Ａ／Ｄ或いはＤ／Ａ変換
器など、複数のキャパシタ或いは抵抗などの素子がそれ
ぞれ高い相対精度を有することが必要とされる電子機器
に於いて、それ等の素子値間に在る誤差をアップ・ダウ
ン・カウンタを用いる、所謂、追従比較法にて高速で補
正することができ、その結果、電子機器の主動作の合間
を縫って補正動作を行う、所謂、サイクル・スチールと
呼ばれる素子値誤差補正が可能になる。
器など、複数のキャパシタ或いは抵抗などの素子がそれ
ぞれ高い相対精度を有することが必要とされる電子機器
に於いて、それ等の素子値間に在る誤差をアップ・ダウ
ン・カウンタを用いる、所謂、追従比較法にて高速で補
正することができ、その結果、電子機器の主動作の合間
を縫って補正動作を行う、所謂、サイクル・スチールと
呼ばれる素子値誤差補正が可能になる。
第１図は本発明一実施例の要部回路説明図、第２図は第
１図に見られる実施例の動作を説明する為のタイミング
・チャート、第３図は素子値誤差補正回路の原理を説明
する為の要部ブロック図、第４図は従来例の要部回路説
明図をそれぞれ表している。 図に於いて、ＣＩ及びＣ２は容量値を合わせるべき主キ
ャパシタ、Ｃ３Ｉ及びＣ３２は容量値を合わせる為に用
いる補助キャパシタ、ｓｚ、ｓｗｌ、ＳＷ２はスイッチ
、Ｒ及びＧはスイッチの接点、１はＤ／Ａ変換器、２は
コンパレータ、３はＳＡＲ，４はアップ・ダウン・カウ
ンタ、Ｎ１は接続点、ＶＲは基準電圧をそれぞれ示して
いる。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 ｉ 邊 弘 − 手続ネ市ｉＥで（ 昭和６２年７月２０日 特許庁長官 小 川 邦 夫 殿
１（特許庁審査官 殿）ｌ 事件の
表示 昭和６１年特許願第１９２０７３号２ 発明の名
称 素子値誤差補正回路 ３ 補正をする者 事件との関係 特許出願人 住 所 神奈川県用崎市中原区上小田中１０１５番地
名称（５２２）冨士通株式会社 代表者 山木卓眞 ４代理人 住 所 東京都港区虎ノ門−丁目２０番７号（１）
特許請求の範囲の記載を別紙の通り補正する。 （２）明細書第１８行乃至第２０行の記載を、−ンタか
らの出力に基づいて前記補助素子に印加する電圧を変え
て素子値の等価的な値を調節するディジタル・アナログ
変換器（例えばＤ／Ａ変換器１）とを備えてなる構成」
、 と補正する。 （３）第１図及び第４図を別紙の第１図及び第４回と差
し換える。 「相対的な素子値誤差が補正されるべき複数の素子と、 該素子に付加されて素子値誤差を補正する為の補助素子
と、 前記複数の素子に於ける素子値誤差に起因して発生する
電圧を検出するコンパレータと、該コンパレータからの
入力に基づいてカウントアツプ或いはカウントダウンを
行うアップ・ダウン・カウンタと、 該アップ・ダウン・カウンタからの進方に基づいて前記
補助素子に印加する電圧を・えて素 値−の−等価的な
値を調節するディジタル・アナログ変換器と を０ｉｆｆえてなることを特徴とする素子値誤差補正回
路。」
１図に見られる実施例の動作を説明する為のタイミング
・チャート、第３図は素子値誤差補正回路の原理を説明
する為の要部ブロック図、第４図は従来例の要部回路説
明図をそれぞれ表している。 図に於いて、ＣＩ及びＣ２は容量値を合わせるべき主キ
ャパシタ、Ｃ３Ｉ及びＣ３２は容量値を合わせる為に用
いる補助キャパシタ、ｓｚ、ｓｗｌ、ＳＷ２はスイッチ
、Ｒ及びＧはスイッチの接点、１はＤ／Ａ変換器、２は
コンパレータ、３はＳＡＲ，４はアップ・ダウン・カウ
ンタ、Ｎ１は接続点、ＶＲは基準電圧をそれぞれ示して
いる。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 ｉ 邊 弘 − 手続ネ市ｉＥで（ 昭和６２年７月２０日 特許庁長官 小 川 邦 夫 殿
１（特許庁審査官 殿）ｌ 事件の
表示 昭和６１年特許願第１９２０７３号２ 発明の名
称 素子値誤差補正回路 ３ 補正をする者 事件との関係 特許出願人 住 所 神奈川県用崎市中原区上小田中１０１５番地
名称（５２２）冨士通株式会社 代表者 山木卓眞 ４代理人 住 所 東京都港区虎ノ門−丁目２０番７号（１）
特許請求の範囲の記載を別紙の通り補正する。 （２）明細書第１８行乃至第２０行の記載を、−ンタか
らの出力に基づいて前記補助素子に印加する電圧を変え
て素子値の等価的な値を調節するディジタル・アナログ
変換器（例えばＤ／Ａ変換器１）とを備えてなる構成」
、 と補正する。 （３）第１図及び第４図を別紙の第１図及び第４回と差
し換える。 「相対的な素子値誤差が補正されるべき複数の素子と、 該素子に付加されて素子値誤差を補正する為の補助素子
と、 前記複数の素子に於ける素子値誤差に起因して発生する
電圧を検出するコンパレータと、該コンパレータからの
入力に基づいてカウントアツプ或いはカウントダウンを
行うアップ・ダウン・カウンタと、 該アップ・ダウン・カウンタからの進方に基づいて前記
補助素子に印加する電圧を・えて素 値−の−等価的な
値を調節するディジタル・アナログ変換器と を０ｉｆｆえてなることを特徴とする素子値誤差補正回
路。」
Claims (1)
- 【特許請求の範囲】 相対的な素子値誤差が補正されるべき複数の素子と、 該素子に付加されて素子値誤差を補正する為の補助素子
と、 前記複数の素子に於ける素子値誤差に起因して発生する
電圧を検出するコンパレータと、 該コンパレータからの入力に基づいてカウントアップ或
いはカウントダウンを行うアップ・ダウン・カウンタと
、 該アップ・ダウン・カウンタからの入力に基づいて前記
補助素子の等価的な値を調節する乗算型ディジタル・ア
ナログ変換器と を備えてなることを特徴とする素子値誤差捕正回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61192073A JPS6348916A (ja) | 1986-08-19 | 1986-08-19 | 素子値誤差補正回路 |
| EP87306975A EP0257878B1 (en) | 1986-08-09 | 1987-08-06 | D/A converter |
| US07/083,399 US4743885A (en) | 1986-08-09 | 1987-08-10 | Cyclic type D/A converter having error detection and correction system |
| KR8708757A KR900005820B1 (en) | 1986-08-09 | 1987-08-10 | Cyclic type d/a converter having error detection and correction system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61192073A JPS6348916A (ja) | 1986-08-19 | 1986-08-19 | 素子値誤差補正回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6348916A true JPS6348916A (ja) | 1988-03-01 |
| JPH0577217B2 JPH0577217B2 (ja) | 1993-10-26 |
Family
ID=16285181
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61192073A Granted JPS6348916A (ja) | 1986-08-09 | 1986-08-19 | 素子値誤差補正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6348916A (ja) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5935527A (ja) * | 1982-08-20 | 1984-02-27 | 株式会社日立製作所 | 時限自動協調形パイロツト保護継電方式 |
| JPS5952574A (ja) * | 1982-09-19 | 1984-03-27 | 井関農機株式会社 | 果実等の選別装置 |
| JPS59107628A (ja) * | 1982-12-13 | 1984-06-21 | Hitachi Ltd | Ｄ／ａ変換器 |
| JPS60165831A (ja) * | 1984-02-09 | 1985-08-29 | Sharp Corp | Ｐｃｍ方式再生装置 |
| JPS60213125A (ja) * | 1984-04-06 | 1985-10-25 | Matsushita Electric Ind Co Ltd | Ｄ―ａコンバータ |
-
1986
- 1986-08-19 JP JP61192073A patent/JPS6348916A/ja active Granted
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5935527A (ja) * | 1982-08-20 | 1984-02-27 | 株式会社日立製作所 | 時限自動協調形パイロツト保護継電方式 |
| JPS5952574A (ja) * | 1982-09-19 | 1984-03-27 | 井関農機株式会社 | 果実等の選別装置 |
| JPS59107628A (ja) * | 1982-12-13 | 1984-06-21 | Hitachi Ltd | Ｄ／ａ変換器 |
| JPS60165831A (ja) * | 1984-02-09 | 1985-08-29 | Sharp Corp | Ｐｃｍ方式再生装置 |
| JPS60213125A (ja) * | 1984-04-06 | 1985-10-25 | Matsushita Electric Ind Co Ltd | Ｄ―ａコンバータ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0577217B2 (ja) | 1993-10-26 |
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