JPS634940B2 - - Google Patents
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- JPS634940B2 JPS634940B2 JP57017558A JP1755882A JPS634940B2 JP S634940 B2 JPS634940 B2 JP S634940B2 JP 57017558 A JP57017558 A JP 57017558A JP 1755882 A JP1755882 A JP 1755882A JP S634940 B2 JPS634940 B2 JP S634940B2
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- semiconductor
- metal electrode
- solder foil
- foil
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/01—Manufacture or treatment
- H10W72/012—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
- H10W72/251—Materials
Landscapes
- Die Bonding (AREA)
Description
【発明の詳細な説明】
本発明は、半導体装置の製造方法に係り、特に
半導体ウエハの状態ではんだ箔を搭載して還元性
雰囲気中で加熱し溶融させ、ペレツトとなる部分
に設けた金属電極膜へはんだ電極を一括形成させ
る方法に関するものである。
半導体ウエハの状態ではんだ箔を搭載して還元性
雰囲気中で加熱し溶融させ、ペレツトとなる部分
に設けた金属電極膜へはんだ電極を一括形成させ
る方法に関するものである。
従来半導体ペレツトへはんだ電極を形成させる
方法として、第１図から第３図に示すように、ま
ずpn接合を形成するための拡散等の工程が終了
したシリコンウエハ１の両面に例えばニツケル膜
２を設け、両面にシリコンウエハ１と同径のはん
だ箔３を搭載して還元性雰囲気、例えば水素雰囲
気中で加熱して一様に溶融接合させてから第２図
のように格子状にスクライビングしてペレツト化
していた。第３図はペレツト化されたシリコンペ
レツト１ａの断面を示すものであるが、スクライ
ビング時にはんだ微粉３ａが付着したり、切断部
に歪層が生ずるのでこのままでは耐圧特性への悪
影響があつた。このためシリコンペレツト１ａの
側面付着物と切断歪層をエツチング等で除去する
工程が必要である。しかしエツチング液残渣の有
無の確認が困難であると同時にはんだ表面が汚れ
ることからボンデイング不良特に接合部にボイド
が発生するなどの問題が生じたり、はんだ箔を設
けたシリコンウエハ１をペレツト状にスクライビ
ングするのにかなりの時間が必要であるなど歩留
り上の問題も生じていた。
方法として、第１図から第３図に示すように、ま
ずpn接合を形成するための拡散等の工程が終了
したシリコンウエハ１の両面に例えばニツケル膜
２を設け、両面にシリコンウエハ１と同径のはん
だ箔３を搭載して還元性雰囲気、例えば水素雰囲
気中で加熱して一様に溶融接合させてから第２図
のように格子状にスクライビングしてペレツト化
していた。第３図はペレツト化されたシリコンペ
レツト１ａの断面を示すものであるが、スクライ
ビング時にはんだ微粉３ａが付着したり、切断部
に歪層が生ずるのでこのままでは耐圧特性への悪
影響があつた。このためシリコンペレツト１ａの
側面付着物と切断歪層をエツチング等で除去する
工程が必要である。しかしエツチング液残渣の有
無の確認が困難であると同時にはんだ表面が汚れ
ることからボンデイング不良特に接合部にボイド
が発生するなどの問題が生じたり、はんだ箔を設
けたシリコンウエハ１をペレツト状にスクライビ
ングするのにかなりの時間が必要であるなど歩留
り上の問題も生じていた。
本発明の目的は、半導体ペレツトに歪やはんだ
微粉が残留せず、良好な電気的特性を有する半導
体装置を得ることができるはんだ電極形成法を有
する半導体装置の製造方法を提供するにある。
微粉が残留せず、良好な電気的特性を有する半導
体装置を得ることができるはんだ電極形成法を有
する半導体装置の製造方法を提供するにある。
本発明製造方法の特徴とするところは、半導体
ウエハの半導体ペレツトとなる部分上に金属電極
膜を設け、各半導体ペレツト間は不動態化部と
し、溶断部を有するはんだ箔をその溶断部と各半
導体ペレツト間の不動態化部分と合わせて配置し
て、還元性雰囲気中で加熱することによりはんだ
箔を溶融させ、はんだ箔は溶断部で表面張力によ
り分離させ、各半導体ペレツトとなる部分上の金
属電極膜上にはんだ電極を形成し、不動態化部で
半導体ウエハを分割して複数の半導体ペレツトを
得ることにある。
ウエハの半導体ペレツトとなる部分上に金属電極
膜を設け、各半導体ペレツト間は不動態化部と
し、溶断部を有するはんだ箔をその溶断部と各半
導体ペレツト間の不動態化部分と合わせて配置し
て、還元性雰囲気中で加熱することによりはんだ
箔を溶融させ、はんだ箔は溶断部で表面張力によ
り分離させ、各半導体ペレツトとなる部分上の金
属電極膜上にはんだ電極を形成し、不動態化部で
半導体ウエハを分割して複数の半導体ペレツトを
得ることにある。
以下、本発明の一実施例を第４図〜第１０図に
より説明する。
より説明する。
第４図は、本発明ではんだ電極を形成する半導
体ウエハの構造図で、ａは半導体ウエハの平面
図、ｂは縦断面図である。
体ウエハの構造図で、ａは半導体ウエハの平面
図、ｂは縦断面図である。
pn接合形成のための不純物拡散処理を終えた
シリコンウエハ１の表裏面は、表面保護膜で複数
個のペレツト形状に分離しシリコンウエハ１の露
出表面に金属電極膜６を形成させてある。はんだ
電極を形成させる部分は金属電極膜面６であり、
表面保護膜にははんだが付かないガラス材４、
SiO2膜５を形成させてある。ガラス材４、SiO2
膜５はPn接合の不動態化材でもある。
シリコンウエハ１の表裏面は、表面保護膜で複数
個のペレツト形状に分離しシリコンウエハ１の露
出表面に金属電極膜６を形成させてある。はんだ
電極を形成させる部分は金属電極膜面６であり、
表面保護膜にははんだが付かないガラス材４、
SiO2膜５を形成させてある。ガラス材４、SiO2
膜５はPn接合の不動態化材でもある。
第５図は、前記シリコンウエハ１にはんだ電極
を形成するためのはんだ箔７の外形図で、電極形
成する時すなわち加熱して溶融させた際に、部分
的に溶融分離しやすいように円形の空洞８を設け
たものである。各空洞８間で最短距離となる部分
が溶断部ｆとなる。
を形成するためのはんだ箔７の外形図で、電極形
成する時すなわち加熱して溶融させた際に、部分
的に溶融分離しやすいように円形の空洞８を設け
たものである。各空洞８間で最短距離となる部分
が溶断部ｆとなる。
第６図は、前記シリコンウエハ１に前記はんだ
箔７を重ねた状態図である。シリコンウエハ１の
金属電極膜６と他方３個の金属電極膜にはさまれ
た部分すなわちガラス材４上に、はんだ箔７の空
洞８を位置させて重ね合せた状態である。従つ
て、はんだ箔７の溶断部ｆは各シリコンペレツト
間のガラス材４があるシリコンウエハ１の不動態
化部上に位置合せされている。
箔７を重ねた状態図である。シリコンウエハ１の
金属電極膜６と他方３個の金属電極膜にはさまれ
た部分すなわちガラス材４上に、はんだ箔７の空
洞８を位置させて重ね合せた状態である。従つ
て、はんだ箔７の溶断部ｆは各シリコンペレツト
間のガラス材４があるシリコンウエハ１の不動態
化部上に位置合せされている。
第７図は、シリコンウエハ１にはんだ電極を形
成させる方法の構成図である。
成させる方法の構成図である。
あらかじめガラス材４、SiO2膜５で複数個の
ペレツト形状に分離し、表面に金属電極膜６例え
ばNi，Cr―Ni―Ag膜を有する前記シリコンウエ
ハ１の上下に、複数個の空洞８を設けたはんだ箔
７（例えばPb―５％Sn―1.5％Agはんだ）、前記
はんだ箔７をシリコンウエハ１の金属電極膜６に
密着が出来、かつシリコンウエハ１のそりを平坦
に修正し、加熱して溶融分離したはんだ厚さを一
定に制御できる突起９ａを有したセラミツク治具
９の順に搭載させ、さらに上部よりシリコンウエ
ハ１のそり修正が可能な荷重板１０を載せ、還元
性雰囲気中、例えば水素ガスを流し込んだ雰囲気
中で、はんだ箔７が完全に溶融する温度以上、例
えば320℃から450℃の範囲で加熱して溶融させ、
金属電極膜６にはんだ電極を形成させる。
ペレツト形状に分離し、表面に金属電極膜６例え
ばNi，Cr―Ni―Ag膜を有する前記シリコンウエ
ハ１の上下に、複数個の空洞８を設けたはんだ箔
７（例えばPb―５％Sn―1.5％Agはんだ）、前記
はんだ箔７をシリコンウエハ１の金属電極膜６に
密着が出来、かつシリコンウエハ１のそりを平坦
に修正し、加熱して溶融分離したはんだ厚さを一
定に制御できる突起９ａを有したセラミツク治具
９の順に搭載させ、さらに上部よりシリコンウエ
ハ１のそり修正が可能な荷重板１０を載せ、還元
性雰囲気中、例えば水素ガスを流し込んだ雰囲気
中で、はんだ箔７が完全に溶融する温度以上、例
えば320℃から450℃の範囲で加熱して溶融させ、
金属電極膜６にはんだ電極を形成させる。
第８図ａ〜ｃは、シリコンウエハ１に搭載した
はんだ箔７が溶融して分離する状況すなわち各シ
リコンペレツトとなる部分にはんだ電極が形成さ
れる状態の説明図である。
はんだ箔７が溶融して分離する状況すなわち各シ
リコンペレツトとなる部分にはんだ電極が形成さ
れる状態の説明図である。
ａのように、シリコンウエハ１上に搭載された
はんだ箔７、特にはんだ箔７の空洞間の溶断部ｆ
は、水素ガス雰囲気中で加熱されて溶融が始まる
と、ｂに示すようにシリコンウエハ１の金属電極
膜６上のはんだが金属電極膜６にぬれ拡がると同
時に溶融金属の特有である表面張力によつて、金
属電極膜６上に吸いよせられ７ｂの状態になる。
さらに進行してｃのように、ａのはんだ箔７がシ
リコンウエハ１の金属電極膜６上に完全に溶融分
離し、シリコンウエハ１の各シリコンペレツト形
状ごとにはんだ電極１１が形成できる。
はんだ箔７、特にはんだ箔７の空洞間の溶断部ｆ
は、水素ガス雰囲気中で加熱されて溶融が始まる
と、ｂに示すようにシリコンウエハ１の金属電極
膜６上のはんだが金属電極膜６にぬれ拡がると同
時に溶融金属の特有である表面張力によつて、金
属電極膜６上に吸いよせられ７ｂの状態になる。
さらに進行してｃのように、ａのはんだ箔７がシ
リコンウエハ１の金属電極膜６上に完全に溶融分
離し、シリコンウエハ１の各シリコンペレツト形
状ごとにはんだ電極１１が形成できる。
このようにして第９図ａに示すように、シリコ
ンウエハ１の複数個からなるペレツト形状の金属
電極膜６に所定量のはんだ電極１１を一括形成す
ることが出来、しかも前記の突起９ａを有するセ
ラミツク治具９によつてｂに示すように均一なは
んだ厚さが確保され、シリコンウエハ１を不動態
化部においてレーザ光線等で溶断分割することに
よつて、第１０図の如く、一定の厚さでかつ所定
量のはんだ電極を有するシリコンペレツト１２が
得られる。
ンウエハ１の複数個からなるペレツト形状の金属
電極膜６に所定量のはんだ電極１１を一括形成す
ることが出来、しかも前記の突起９ａを有するセ
ラミツク治具９によつてｂに示すように均一なは
んだ厚さが確保され、シリコンウエハ１を不動態
化部においてレーザ光線等で溶断分割することに
よつて、第１０図の如く、一定の厚さでかつ所定
量のはんだ電極を有するシリコンペレツト１２が
得られる。
本発明製造方法においては、下記の作用効果が
ある。
ある。
(1) 各金属電極膜６へはんだ箔７を固着させる加
熱時にはんだ箔７は溶断分離するので、はんだ
箔７を機械的に切断する必要はなく、はんだ微
粉を生じない。
熱時にはんだ箔７は溶断分離するので、はんだ
箔７を機械的に切断する必要はなく、はんだ微
粉を生じない。
(2) シリコンウエハ１ははんだ箔７と個別に分離
できるので、分割後のシリコンペレツト１２に
歪を残さないシリコンウエハ１の分割方法を用
いることができる。
できるので、分割後のシリコンペレツト１２に
歪を残さないシリコンウエハ１の分割方法を用
いることができる。
(3) はんだ微粉や加工歪を除去するためのエツチ
ング処理を施す必要はなく、各シリコンペレツ
ト１２にエツチング液残渣によるボンデイング
不良を起すことはない。
ング処理を施す必要はなく、各シリコンペレツ
ト１２にエツチング液残渣によるボンデイング
不良を起すことはない。
(4) 各金属電極膜６へは均一なはんだ電極１１を
設けることができ、加熱時に治具を用いること
で均一性は一層向上できる。
設けることができ、加熱時に治具を用いること
で均一性は一層向上できる。
(5) (1)〜(4)の結果、各シリコンペレツト１２を用
いて、所定の電気的特性を有する半導体装置を
高歩留りで得ることができる。
いて、所定の電気的特性を有する半導体装置を
高歩留りで得ることができる。
本発明製造方法は上記実施例に限定されず下記
の実施態様を採り得るものである。
の実施態様を採り得るものである。
(1) Ge，SiC，―族化合物等の半導体ウエハ
である場合。
である場合。
(2) ダイオード，トランジスタ，サイリスタ等の
各種の機能を有する半導体ペレツトである場
合。
各種の機能を有する半導体ペレツトである場
合。
(3) 半導体ウエハは表裏面が共に平坦である場
合。
合。
(4) はんだのぬれが悪い、ガラス，SiO2以外の
不動態化材（Si3N4等）を用いた場合。
不動態化材（Si3N4等）を用いた場合。
(5) 金属電極膜ははんだのぬれの良い、Ni，Cr
―Ni―Ag膜以外の膜を用いた場合。
―Ni―Ag膜以外の膜を用いた場合。
第１図〜第３図は従来の半導体装置の製造方法
を工程毎に示す図、第４図〜第１０図は本発明製
造方法の一実施例を工程毎に示す図である。 １…シリコンウエハ、１ａ，１２…シリコンペ
レツト、２，６…金属電極膜、３，１１…はんだ
電極、３ａ…はんだ微粉、４…ガラス材、５…
SiO2膜、７…はんだ箔、７ｂ，ｆ…溶断部、８
…空洞、９…セラミツク治具、９ａ…突起、１０
…荷重板。
を工程毎に示す図、第４図〜第１０図は本発明製
造方法の一実施例を工程毎に示す図である。 １…シリコンウエハ、１ａ，１２…シリコンペ
レツト、２，６…金属電極膜、３，１１…はんだ
電極、３ａ…はんだ微粉、４…ガラス材、５…
SiO2膜、７…はんだ箔、７ｂ，ｆ…溶断部、８
…空洞、９…セラミツク治具、９ａ…突起、１０
…荷重板。
Claims (1)
- 【特許請求の範囲】 １ 半導体ウエハの半導体ペレツトとなる部分に
金属電極膜を設け、半導体ペレツトとして分割さ
れる部分は不動態膜を設けて不動態化部とし、溶
断部を有するはんだ箔をその溶断部と不動態化部
を合わせて配置し、加熱することによりはんだ箔
を溶融させ、はんだ箔を表面張力により溶断部で
分離させ、各半導体ペレツトとなる部分上の金属
電極膜上にはんだ電極を形成し、不動態化部で半
導体ウエハを分割して複数の半導体ペレツトを得
ることを特徴とする半導体装置の製造方法。 ２ 加熱は還元性雰囲気下で行われることを特徴
とする特許請求の範囲第１項記載の半導体装置の
製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57017558A JPS58135654A (ja) | 1982-02-08 | 1982-02-08 | 半導体装置の製造方法 |
| EP83101135A EP0085974B1 (en) | 1982-02-08 | 1983-02-07 | Method of forming a number of solder portions on a semiconductor wafer |
| US06/464,379 US4503597A (en) | 1982-02-08 | 1983-02-07 | Method of forming a number of solder layers on a semiconductor wafer |
| DE8383101135T DE3379762D1 (en) | 1982-02-08 | 1983-02-07 | Method of forming a number of solder portions on a semiconductor wafer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57017558A JPS58135654A (ja) | 1982-02-08 | 1982-02-08 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58135654A JPS58135654A (ja) | 1983-08-12 |
| JPS634940B2 true JPS634940B2 (ja) | 1988-02-01 |
Family
ID=11947237
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57017558A Granted JPS58135654A (ja) | 1982-02-08 | 1982-02-08 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4503597A (ja) |
| EP (1) | EP0085974B1 (ja) |
| JP (1) | JPS58135654A (ja) |
| DE (1) | DE3379762D1 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4545761A (en) * | 1984-12-10 | 1985-10-08 | At&T Technologies, Inc. | Method and apparatus for securing articles in place on a substrate |
| US5003374A (en) * | 1988-05-23 | 1991-03-26 | North American Philips Corporation | Semiconductor wafer |
| US5096855A (en) * | 1988-05-23 | 1992-03-17 | U.S. Philips Corporation | Method of dicing semiconductor wafers which produces shards less than 10 microns in size |
| US4950623A (en) * | 1988-08-02 | 1990-08-21 | Microelectronics Center Of North Carolina | Method of building solder bumps |
| US5018002A (en) * | 1989-07-03 | 1991-05-21 | General Electric Company | High current hermetic package including an internal foil and having a lead extending through the package lid and a packaged semiconductor chip |
| US5289631A (en) * | 1992-03-04 | 1994-03-01 | Mcnc | Method for testing, burn-in, and/or programming of integrated circuit chips |
| US5567648A (en) * | 1994-08-29 | 1996-10-22 | Motorola, Inc. | Process for providing interconnect bumps on a bonding pad by application of a sheet of conductive discs |
| US5796169A (en) * | 1996-11-19 | 1998-08-18 | International Business Machines Corporation | Structurally reinforced ball grid array semiconductor package and systems |
| DE19707887C2 (de) * | 1997-02-27 | 2002-07-11 | Micronas Semiconductor Holding | Verfahren zum Herstellen und Trennen von elektronischen Elementen mit leitfähigen Kontaktanschlüssen |
| US6472740B1 (en) * | 2001-05-30 | 2002-10-29 | International Business Machines Corporation | Self-supporting air bridge interconnect structure for integrated circuits |
| DE10312109A1 (de) * | 2003-03-19 | 2004-09-30 | Robert Bosch Gmbh | Herstellung von Lotkontakten auf einem Wafer unter Verwendung einer strukturierten Lotfolie |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3112388A (en) * | 1958-03-24 | 1963-11-26 | Avco Corp | Brazing fixture |
| US3106014A (en) * | 1959-02-18 | 1963-10-08 | Continental Can Co | Production of laminate composite material by roll bonding procedures |
| FR2359508A1 (fr) * | 1976-07-19 | 1978-02-17 | Silec Semi Conducteurs | Nouvelle structure de diodes glassivees et son procede de fabrication |
| DE2656019C3 (de) * | 1976-12-10 | 1980-07-17 | Brown, Boveri & Cie Ag, 6800 Mannheim | Vorrichtung zum Ausrichten und Anlöten von Podesten bzw. Ronden bezüglich der bzw. an den lötfähigen ohmschen Kontakten) von Halbleiterbauelementen |
| FR2487576A1 (fr) * | 1980-07-24 | 1982-01-29 | Thomson Csf | Procede de fabrication de diodes mesa glassivees |
-
1982
- 1982-02-08 JP JP57017558A patent/JPS58135654A/ja active Granted
-
1983
- 1983-02-07 US US06/464,379 patent/US4503597A/en not_active Expired - Lifetime
- 1983-02-07 EP EP83101135A patent/EP0085974B1/en not_active Expired
- 1983-02-07 DE DE8383101135T patent/DE3379762D1/de not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58135654A (ja) | 1983-08-12 |
| EP0085974A3 (en) | 1985-12-27 |
| DE3379762D1 (en) | 1989-06-01 |
| EP0085974B1 (en) | 1989-04-26 |
| US4503597A (en) | 1985-03-12 |
| EP0085974A2 (en) | 1983-08-17 |
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