JPS6349806B2

JPS6349806B2 -

Info

Publication number: JPS6349806B2
Application number: JP57088571A
Authority: JP
Inventors: Hiroshi Nakamura
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1982-05-25
Filing date: 1982-05-25
Publication date: 1988-10-05
Also published as: JPS58205973A

Description

【発明の詳細な説明】〔発明の技術分野〕本発明はセグメント番号、ページ番号および変
位情報を有する仮想アドレスを実アドレスに変換
するアドレス変換方式に関する。

〔発明の技術的背景とその問題点〕

一般に仮想記憶システムは第１図に示されるよ
うに構成されていた。このようなシステムではプ
ロセツサ１１，１１……や入出力チヤネル（以
下、CHと称する）１２，１２……などがメモリ
装置（以下、MEMと称する）１３をアクセスす
るためにシステムバス１４上に送出されるアドレ
スは実アドレスであつた。したがつて、仮想記憶
実現のために仮想アドレスを実アドレスに変換す
るアドレス変換処理はプロセツサ１１，１１…
…、CH１２，１２……でそれぞれ行なわれてい
た。このため、第１図のシステムでは各プロセツ
サ、各CHにそれぞれアドレス変換機能を持たせ
なくてはならず、コスト高となる欠点があつた。

そこで、第１図のシステムの欠点を解消するた
めに、第２図に示されるように仮想記憶制御装置
（以下、VSPと称する）２１を備えた仮想記憶シ
ステムが考えられている。このシステムでは、
VSP２１にアドレス変換機能を持たせ、VSP２
１においてプロセツサ１１，１１……やCH１
２，１２……に代えて仮想アドレスを実アドレス
に変換するようになつている。このため、第２図
のシステムでは、プロセツサ１１，１１……や
CH１２，１２……にアドレス変換機能を持たせ
る必要がなく、コストの低減を図ることができ
る。なお、２２，２２……はプロセツサ１１，１
１……側に設けられたキヤツシユメモリ、２３は
VSP２１によつて管理されるページング装置で
ある。

このような第２図のシステムでは、プロセツサ
１１，１１……やCH１２，１２……が取り扱う
アドレスは仮想アドレスだけであり、プロセツサ
１１，１１……やCH１２，１２……からシステ
ムバス１４上に送出されるアドレスは第１図のシ
ステムと異なつて仮想アドレスとなつている。し
たがつてプロセツサ１１がキヤツシユメモリ２２
をアクセス（キヤツシユアクセス）する場合に
も、仮想アドレスを用いる必要がある。しかし、
従来、MEM１３上のすべての情報（全ての実ア
ドレス位置）に１対１対応で仮想アドレスが割り
付けられているわけではないため、このような情
報を仮想アドレスを用いてキヤツシユメモリ２２
にエントリしたり、キヤツシユメモリ２２から読
み出したりすることは極めて困難であつた。例え
ば、ページテーブルはMEM１３すなわち実記憶
装置上だけに置かれており、したがつてページテ
ーブルには仮想アドレスが割り付けられておらず
（すなわち仮想記憶装置側からはページテーブル
が見えず）、ページテーブルエントリを仮想アド
レスによつてキヤツシユアクセスすることは不可
能であつた。このため第２図のシステムは実現性
に乏しかつた。

〔発明の目的〕

本発明は上記事情に鑑みてなされたものでその
目的は、仮想アドレスを実アドレスに変換する機
能をメモリ制御装置側に持たせている仮想記憶シ
ステムが実現できるアドレス変換方式を提供する
ことにある。

本発明の他の目的は、大規模な仮想記憶空間を
サポートできるアドレス変換方式を提供すること
にある。

本発明の更に他の目的はセグメントの用途に対
応した性質、更に具体的に述べるならば規模は小
さくても超高速処理を必要とするプログラム等の
配置に用いられるセグメントか、高速処理は必要
ないが大規模なプログラム等の配置に用いられる
セグメントかなどセグメントの種類に応じたアド
レス変換が行なえるアドレス変換方式を提供する
ことにある。

〔発明の概要〕

本発明はメモリ制御装置側に仮想アドレスを実
アドレスに変換する機能を持たせることによつて
プロセツサや入出力チヤネルなどにアドレス変換
機能を持たせることが不要となるシステムが実現
できるように、ページテーブルなど実記憶上のす
べての情報に仮想アドレスを割り付けるようにし
たものである。そこで本発明では、セグメントテ
ーブルをＶ＝Ｒセグメントに置くと共に、通常の
セグメントに対するページテーブルを独立した別
のセグメント（ページテーブルセグメント）に置
き、このページテーブルセグメントのページテー
ブルをＶ＝Ｒセグメントに置き、この２種のペー
ジテーブルを用いて仮想アドレスを実アドレスに
変換する２レベルページング方式のアドレス変換
を行なうようにしている。こうすることにより、
上記２種のページテーブル（の各エントリ）に対
しすべて仮想アドレスを１対１対応で割り付けら
れ、しかも収容数に制限のあるＶ＝Ｒセグメント
に置かれるページテーブルのサイズは小さくて済
む。

更に本発明は、セグメントの用途に対応した性
質（セグメント種類）によつて効率の良いアドレ
ス変換が行なえるように、上述の２レベルページ
ング方式のほかに、仮想アドレスのセグメント番
号がＶ＝Ｒセグメントに一致する場合には、仮想
アドレス中の変位をそのまま実アドレスとして出
力するＶ＝Ｒ方式のアドレス変換、セグメント全
体が連続した状態で実記憶上にマツピングされる
リロケーシヨン方式のアドレス変換、更には１レ
ベルページング方式のアドレス変換のための性能
をメモリ制御装置側に持たせ、セグメントの用途
に対応した性質（セグメント種類）によつて選択
できるようにしている。また、上記１レベルペー
ジング方式で使用されるページテーブルをＶ＝Ｒ
セグメントに置き、このページテーブル（の各エ
ントリ）に対しても仮想アドレスを１対１対応で
割り付けられるようにしている。

〔発明の実施例〕

以下、本発明の一実施例を図面を参照して説明
する。第３図は仮想記憶システムの構成を示すも
のである。図中３０，３０……はキヤツシユメモ
リ３１，３１……を有するプロセツサ、４０，４
０……はCH（入出力チヤネル）である。プロセ
ツサ３０，３０……、CH４０，４０……は仮想
アドレスVAおよび実アドレスRAのうち仮想ア
ドレスのみを扱うようになつており、したがつて
仮想アドレスVAを実アドレスRAに変換するア
ドレス変換機能を有していない。５０はMEM
（メモリ装置）であり、MEM５０にはセグメン
トテーブル（以下、STと称する）５１、第１ペ
ージテーブル（以下、PT_Aと称する）５２、第２
ページテーブル（以下、PT_Bと称する）５３、お
よび第３ページテーブル（以下、PT_Cと称する）
５４が置かれる。ST５１、PTA５２、PTB５
３、PTC５４は第１１図に示されるようにセグ
メント単位で分割して管理される仮想記憶装置
（仮想アドレス空間）９０にも置かれる。これに
より、この仮想記憶装置９０に置かれている上記
ST５１などのテーブル類を、仮想アドレスのみ
を扱うプロセツサ３０およびCH４０からでも見
ることが可能となる。このことは、仮想アドレス
のみを扱うプロセツサ３０およびCH４０からで
も、アドレス変換機能を持つ後述するVSP７０
を通すことで、MEM５０に置かれている上記
ST５１などのテーブル類を見ることが可能とな
ることを示す。

仮想記憶装置９０内の任意アドレス位置を示す
仮想アドレスVAは、第４図に示されているよう
にセグメント番号SN（16ビツト）、ページ番号
PN（13ビツト）、および変位BN（11ビツト）から
構成されている。周知のようにセグメント番号
SNが０の仮想アドレスVAは実アドレスRAに一
致する。

再び第１１図を参照すると、ST５１、PTB５
３、PTC５４は、仮想記憶装置９０内のセグメ
ント番号SNが０のセグメント、いわゆるＶ＝Ｒ
セグメントに置かれている。したがつて、MEM
５０（実記憶装置）上のST５１、PTB５３、
PTC５４の各エントリには１対１対応で仮想ア
ドレスVAが割り付けられることになる。仮想記
憶装置９０を構成するセグメントとしては、上記
Ｖ＝Ｒセグメントのほかに、セグメント番号SN
が偶数（但し「０」を除く）の通常セグメントと
奇数のページテーブルセグメントとがある。そし
て、通常セグメントには後述するリロケーシヨン
方式が適用される第１種通常セグメントと、１レ
ベルページング方式が適用される第２種通常セグ
メントと、２レベルページング方式が適用される
第３種通常セグメントとがある。上記ページテー
ブルセグメントは当該セグメント自身が上述した
第３種通常セグメントに対するPT_A５２として使
用される。すなわちPT_A５２は仮想アドレス空間
上で独立のセグメントとなつている。本実施例で
は目的セグメント（第３種通常セグメント）のセ
グメント番号SNは第１１図に示すように2i（ｉは
正の整数）であり、ページテーブルセグメントの
セグメント番号SNは2i＋１である。PTA５２は
セグメント2i（第３種通常セグメント）に対する
ページテーブルであり、ページテーブルセグメン
ト2i＋１に置かれる。このページテーブルセグメ
ント2i＋１に対するページテーブルはＶ＝Ｒセグ
メントに置かれるPTB５３である。また、第１
種、第２種通常セグメントの各セグメント番号
SNは、それぞれ2j（ｊは正の整数、ｊ≠ｉ）、2k
（ｋは正の整数、ｋ≠ｉ、ｊ）である。第２種通
常セグメント2kに対するページテーブルはＶ＝
Ｒセグメントに置かれるPTC５４である。この
ように本実施例では、ページテーブル（PT_A５
２、PT_B５３、PT_C５４）にもセグメント番号
SNが与えられる。

第３図において、６０はページング装置、７０
はMEM５０に接続されるVSP（仮想記憶制御装
置）、８０はプロセツサ３０，３０……、CH４
０，４０……、およびVSP７０などを結合する
ためのシステムバスである。VSP７０はプロセ
ツサ３０，３０……、CH４０，４０……などか
らシステムバス８０上に送出される仮想アドレス
を実アドレスRAに変換してMEM５０をアクセ
スすると共に、ページング装置６０を管理してペ
ージングを行なう機能を有する。以上の説明から
明らかなように、本実施例ではプロセツサ３０，
３０……、CH４０，４０……に仮想アドレス
VAを実アドレスRAに変換するアドレス変換機
能を持たせておらず、このアドレス変換機能を
VSP７０に集中させている。

プロセツサ３０においてメモリリードアクセス
が必要となると、仮想アドレスVAを用いたキヤ
ツシユメモリ３１へのアクセスが行なわれる。そ
して、目的情報がキヤツシユメモリ３１に存在し
ないキヤツシユミスの場合、或いはメモリライト
アクセスの場合には、プロセツサ３０はシステム
バス８０上に仮想アドレスVAを送出する。VSP
７０はシステムバス８０上の仮想アドレスVAを
対応する実アドレスRAに変換し、この実アドレ
スRAを用いてMEM５０をアクセスする。そし
てメモリリードであればVSP７０はMEM５０か
ら目的情報を読み出してプロセツサ３０に送出
し、メモリライトであればVSP７０はMEM５０
に対する情報の書き込みを行なう。これは、CH
４０がメモリアクセスを必要とする場合において
も、CH４０にキヤツシユメモリが設けられてお
らずキヤツシユアクセスが行なわれない点を除い
てプロセツサ３０の場合と同様である。プロセツ
サ３０、CH４０のいずれかからのメモリライト
アクセスが行なわれる場合、書き込み情報と仮想
アドレスVAを同一とする情報がキヤツシユメモ
リ３１に存在すれば、キヤツシユメモリ３１内の
該当する情報も更新される。

第３図のVSP７０において、７１はシステム
バス８０を介して転送される40ビツトの仮想アド
レスVAが置数される仮想アドレスレジスタ（以
下、VARと称する）である。また、７２は
MEM５０（実記憶装置）上に置かれているST
５１の起点アドレス情報が置数されるセグメント
テーブル起点アドレスレジスタ（以下、STORと
称する）である。７３はＶ＝Ｒセグメントの仮想
アドレスVAに対するアドレス変換時に起動され
る第１アドレス変換部（以下、AT_Aと称する）、
７４は第１種通常セグメントの仮想アドレスVA
に対するアドレス変換時に起動される第２アドレ
ス変換部（以下、AT_Bと称する）である。７５，
７６はそれぞれ第２種通常セグメント、第３種通
常セグメントの仮想アドレスVAに対するアドレ
ス変換時に起動される第３アドレス変換部（以
下、AT_Cと称する）、第４アドレス変換部（以
下、AT_Dと称する）である。７７はMEM５０に
出力するための実アドレスRAが置数される32ビ
ツトの実アドレスレジスタ（以下、RARと称す
る）、７８はVSP７０の中心を成す制御部（以
下、CNTと称する）である。CNT７８はマイク
ロプログラムメモリ（図示せず）を内蔵してお
り、マイクロプログラム制御によりAT_A７３、
AT_B７４、AT_C７５、AT_D７６などを制御する。
CNT７８はVAR７１に置数されている仮想アド
レスVA中のセグメント番号SNがSN＝０（オー
ル“０”）であるか否かを判断し、SN＝０すなわ
ちＶ＝Ｒセグメントである場合、AT_A７３を起
動してＶ＝Ｒ方式のアドレス変換を行なう。明ら
かなように、Ｖ＝Ｒセグメントでは仮想アドレス
VAは実アドレスRAに一致する。本実施例にお
いてＶ＝Ｒセグメントに該当する仮想アドレス
VAはSN＝０のセグメント番号SN（16ビツト）
と、24ビツトのセグメント内相対アドレス（PN
とBNとの連結情報に対応）とから構成されてお
り、このセグメント内相対アドレスが実アドレス
RAを示すことにある。ただし、本実施例で取り
扱われる実アドレスRAは32ビツト構成であるた
め、AT_A７３はVAR７１に置数されている仮想
アドレスVA中の下位32ビツトを実アドレスRA
としてRAR７７に出力する。

上記したように、Ｖ＝Ｒ方式のアドレス変換の
対象となるＶ＝Ｒセグメント内仮想アドレスVA
は実アドレスRAに一致し、実質的なアドレス変
換処理を必要としないため、極めて高速にアドレ
ス変換が行なえる。したがつて、Ｖ＝Ｒ方式は実
質的なアドレス変換を行わずに参照する必要があ
るST５１などのテーブル類、更には超高速処理
を必要とするプログラムをアクセスするのに適す
る。但し、Ｖ＝Ｒセグメント（に対応するMEM
５０内の領域）の大きさは限られているため、適
用できるプログラム量などは著しく制限される。

一方、SN≠０すなわちＶ＝Ｒセグメント以外
のセグメントである場合、CNT７８はセグメン
ト番号SNおよびSTOR７２の内容に基づいて
MEM５０上のST５１の対応するエントリを参
照する。ST５１の各エントリの内容であるセグ
メント記述子は第５図に示されているように、２
ビツト構成の変換タイプ指定情報（以下、変換タ
イプ番号と称する）Ｔ、22ビツト構成のページテ
ーブル起点アドレスPTOなどから構成されてい
る。変換タイプ番号ＴはＴ＝０、１、２のいずれ
かであり、Ｔ＝０でリロケーシヨン方式のアドレ
ス変換を、Ｔ＝１で１レベルページング方式のア
ドレス変換を、Ｔ＝２で２レベルページング方式
のアドレス変換をそれぞれ指定するようになつて
いる。なお、Ｔ＝０の場合、ST５１の対応する
エントリにはページテーブル起点アドレスPTO
に代えて該当セグメントのMEM５０（実記憶装
置）上での先頭位置を実ページ番号で示す起点情
報ORIGIN（最上位ビツトは“０”）が書き込まれ
ている。CNT７８はST５１を参照した結果、対
応エントリ中の変換タイプ番号ＴがＴ＝０であれ
ばAT_B７４を起動してリロケーシヨン方式のア
ドレス変換を行なう。同じくCNT７８はＴ＝１
であればAT_C７５を起動して１レベルページン
グ方式のアドレス変換を行ない、Ｔ＝２であれば
AT_D７６を起動して２レベルページング方式の
アドレス変換を行なう。すなわち、AT_B７４、
CNT７８はリロケーシヨン方式のアドレス変換
機能を有し、AT_C７５、CNT７８は１レベルペ
ージング方式のアドレス変換機能を有し、AT_D
７６、CNT７８は２レベルページング方式のア
ドレス変換機能を有している。

第６図はAT_B７４、CNT７８によるアドレス
変換機能を模式的に示す機能構成図であり、１０
０は加算器である。VAR７１に置数されている
仮想アドレスVA中のセグメント番号SNと
STOR７２の内容に基づいてST５１の対応する
エントリの内容（セグメント記述子）が読み出さ
れ、当該セグメント記述子中の変換タイプ番号Ｔ
がＴ＝０である場合、同じセグメント記述子中の
ORIGIN（下位21ビツト）と、上記仮想アドレス
VA中のページ番号PNとが加算器１００に導か
れる。しかして、加算器１００によりORIGINと
PNとが加算され、これによりページフレーム番
号PFNが求められる。そして、このページフレ
ーム番号PFNと上記仮想アドレスVA中の変位
BNとの連結情報が実アドレスRAとしてRAR７
７に置数される。これがリロケーシヨン方式のア
ドレス変換である。

上記したように、リロケーシヨン方式のアドレ
ス変換では、ページテーブルを参照する必要がな
いため、高速アドレス変換が可能となり、したが
つて高速処理を必要とするプログラムをアクセス
するのに適する。但し、ページング方式でないこ
とから、MEM５０に対する領域割り付けのため
にはMEM５０上で大きな連続領域が必要となる
ので、適用プログラムはそのサイズが小規模のも
のに限られる。

第７図はAT_C７５、CNT７８によるアドレス
変換機能を模式的に示す機能構成図であり、２０
０は加算器、２０１は24ビツトのレジスタであ
る。VAR７１に置数されている仮想アドレス
VAが前記第２種通常セグメントに対応する場
合、ST５１から読み出されるセグメント記述子
中の変換タイプ番号ＴはＴ＝１となつている。こ
の場合、セグメント記述子中のPTOと、上記仮
想アドレスVA中のPNとが加算器２００に導か
れる。しかして加算器２００によりPTOとPNと
が加算され、この加算結果（22ビツト）は24ビツ
トのレジスタ２０１の上位22ビツトの領域に置数
される。このレジスタ２０１の下位２ビツトには
“00”が置数されており、これにより上記加算結
果が４倍されたことになる。これは、本実施例に
おいてPT_C５４の各エントリのサイズを４バイト
した（PT_A５２、PT_B５３についても同様）こと
による。この場合、PTOはＶ＝Ｒセグメントに
置かれたPT_C５４の起点アドレスであり、したが
つてPTOとPNとを加算してその加算結果を４倍
した値、すなわちレジスタ２０１の内容はPT_C５
４における目的のエントリの実アドレスRA₀（＝
仮想アドレスVA₀）を示している。レジスタ２
０１で指定されるPT_C５４のエントリには目的と
するページフレーム番号PFNが書かれており、
このPFNと仮想アドレスVA中のBNとの連結情
報が実アドレスRAとしてRAR７７に置数され
る。これが１レベルページング方式のアドレス変
換である。

第８図はAT_D７６、CNT７８によるアドレス
変換機能を模式的に示す機能構成図であり、３０
０，３０１はそれぞれ24ビツト、32ビツトのレジ
スタである。VAR７１に置数されている仮想ア
ドレスVAが前記第３種通常セグメントの場合、
ST５１から読み出されるセグメント記述子中の
変換タイプ番号ＴはＴ＝２となつている。この場
合、セグメント記述子中のPTO（22ビツト）はそ
の上位18ビツトだけが意味があり（下位４ビツト
は例えばオール“０”）、PT_B５３のＶ＝Ｒセグメ
ント上での起点アドレスを64バイト単位で指定す
る。このPTOの上位18ビツトは24ビツトのレジ
スタ３００の上位18ビツトの領域に置数される。
このレジスタ３００の後続する４ビツトの領域に
は仮想アドレスVA中のPN（13ビツト）の上位４
ビツト（これをHPNと称する）が置数される。
レジスタ３００の下位２ビツトには“00”が置数
されており、このレジスタ３００の内容すなわち
PTO、HPN、“00”の連結情報がPT_B５３にお
ける目的のエントリの実アドレスRA₀（＝仮想ア
ドレスVA₀）となる。レジスタ３００で指定さ
れるPT_B５３のエントリには、目的セグメント
（第３種通常セグメント2i）に対するページテー
ブル（PT_A５２）が置かれているページのページ
フレーム番号PFN１（21ビツト）が書かれてお
り、このPFN１と仮想アドレスVA中のPN（13ビ
ツト）の下位９ビツト（これをLPNと称する）
との連結情報（30ビツト）が32ビツトのレジスタ
３０１の上位30ビツトの領域に置数される。この
レジスタ３０１の下位２ビツトには“00”が置数
されており、このレジスタ３０１の内容すなわち
PFN１、LPN、“00”の連結情報がPT_A５２にお
ける目的エントリの実アドレスRA₁となる。レジ
スタ３０１で指定されるPT_A５２のエントリには
目的とするページフレーム番号PFN２が書かれ
ており、このPFN２と仮想アドレスVA中のBN
との連結情報が実アドレスRAとしてRAR７７に
置数される。これが２レベルページング方式のア
ドレス変換である。

本実施例において、１セグメントを構成するペ
ージ数は、ページフレーム番号PNが13ビツト構
成であることから2¹³ページである。したがつて
１セグメントに対するページテーブルのエントリ
数は2¹³であり、１エントリに４バイト（４アド
レス分）を充てている本実施例では１セグメント
に対するページテーブルのサイズは2¹⁵（バイト）
となる。このため、このようなページテーブルを
（当該ページテーブルにも仮想アドレスが割り付
けられるように）Ｖ＝Ｒセグメント内に置く本実
施例の１レベルページング方式では、Ｖ＝Ｒセグ
メントが圧迫されてしまい、実記憶装置（MEM
５０）の容量を大きくすると共にセグメントサイ
ズを大きくしないと（この場合、同一仮想アドレ
ス空間のもとでは、セグメント数を小なくするこ
とになる）多数のセグメントすなわち大規模な仮
想アドレス空間をサポートすることが困難とな
る。但し、１レベルページング方式では、ページ
テーブルの参照回数が１回で済むために比較的高
速なアドレス変換が可能となり、高速処理が要求
される中規模プログラムに適する。また、リロケ
ーシヨン方式は上述の問題は無いものの、動的再
配置の融通性が少ないため、実記憶装置（MEM
５０）の効率的運用が図り難い欠点がある。

これに対し２レベルページング方式では、以下
に示すように大規模な仮想アドレス空間をサポー
トすることが可能となる。本実施例では（第３種
通常）セグメント2iのページテーブル（PT_A５
２）を（ページテーブル）セグメント2i＋１に置
き、このセグメント2i＋１に置かれるページテー
ブル（PT_B５３）をＶ＝Ｒセグメント置き、これ
らのページテーブルに仮想アドレスを割り付けな
がら２レベルページング方式を可能としている。
上記セグメント2i＋１に置かれる、サイズが2¹⁵
（バイト）のページテーブル（PT_A５２）の占め
るページ数は１ページのサイズが2¹¹（バイト）で
あることから2¹⁵／2¹¹＝2⁴ページである。これは、
セグメント2i＋１に置かれるページテーブル
（PT_A５２）に対するページテーブル（PT_B５３）
に必要なエントリ数が2⁴であることを示すもので
ある。このため、１エントリに４バイトを充てて
いる本実施例では上記ページテーブル（PT_B５
３）のサイズは2⁶（バイト）となる。このページ
テーブル（PT_B５３）はＶ＝Ｒセグメント内に置
かれているが、そのサイズが上述のように2⁶（バ
イト）、すなわち１レベルページング方式で適用
されるページテーブル（PT_C５４）の2⁶／2¹⁵＝
１／2¹¹であるため、Ｖ＝Ｒセグメントを圧迫す
ることなく極めて多数のセグメントに対し、２レ
ベルページング方式を適用することができる。但
し、２レベルページング方式では２種のページテ
ーブル（PTA５２、PTB５３）を参照する必要
があるため、１レベルページングに比べて高速ア
ドレス変換が困難であり、したがつてそれほど高
速処理を必要としない大規模プログラム等に適す
る。

ところで２レベルページング方式で、Ｖ＝Ｒセ
グメント内に置かれるページテーブル（PT_B５
３）を参照するための24ビツトの実アドレスRA₀
（＝仮想アドレスVA₀）中のHPN（４ビツト）は
明らかなようにページテーブル（PT_B５３）の2⁴
個のエントリの一つを示すものである。したがつ
て、当該エントリの内容であるページフレーム番
号PFN１（21ビツト）は１ページテーブル当り
2⁴種類あり、それぞれ下位４ビツトが異なつてい
る。一方、セグメント2i＋１に置かれるセグメン
ト2iのページテーブル（PT_A５２）のサイズは
2¹⁵すなわちエントリ数は2¹³個であり、32ビツト
の実アドレスRA₁中のPFN１の下位４ビツトと
LPN（９ビツト）との連結情報（13ビツト）によ
つてこれら2¹³個のエントリの一つが示される。
本実施例において、（第３種通常）セグメント2i
中の任意の仮想アドレスVAが第８図に示されて
いるようにSN（16ビツト）、HPN（４ビツト）、
LPN（９ビツト）およびBN（11ビツト）で構成さ
れている場合、（ページテーブル）セグメント2i
＋１に置かれているセグメント2iのページテーブ
ル（PT_A５２）の上記仮想アドレスVAに対応す
るエントリの先頭位置を示す仮想アドレスVA₁
の変位BN（11ビツト）は、第８図のレジスタ３
０１の内容（上記対応するエントリの先頭位置を
示す実アドレスRA₁）から明らかなように上記
LPN（９ビツト）と“00”との連結情報である。
一方、上記仮想アドレスVA₁のページ番号PN
は、第８図のレジスタ３００の内容（セグメント
2i＋１に置かれているセグメント2iのページテー
ブルの更にページテーブル、すなわちPT_A５２の
対応するエントリの先頭位置を示す実アドレス
RA₀）から明らかなように上記仮想アドレスVA
中のHPNである。PNは13ビツト、HPNは４ビ
ツトであり、したがつて仮想アドレスVA₁のペ
ージ番号PNは９ビツトのオール“０”情報（上
位ビツト）と４ビツトのHPN（下位ビツト）との
連結情報である。第９図はこの仮想アドレスVA
と仮想アドレスVA₁との関係を示したものであ
る。以上の説明から容易に理解できるように本実
施例によれば全てのページテーブル（PT_A５２、
PT_B５３、PT_C５４）の各エントリに対して１対
１対応で仮想アドレスVAを割り付けることがで
きる。したがつて、各プロセツサ３０，３０……
において仮想アドレスVAを用いたキヤツシユア
クセスが行なえる。これにより、プロセツサ３
０，３０……がCH４０，４０……に仮想アドレ
スVAを実アドレスRAに変換する機能を持たせ
ず、このアドレス変換機能をVSP７０に集中さ
せるようにした仮想記憶システムは有効に機能し
得る。

次に、（ページテーブル）セグメント2i＋１内
の仮想アドレスVA₁を実アドレスRA₁に変換する
場合について説明する。この場合には、CNT７
８によつてAT_D７６が起動され、（第３種通常）
セグメント2i内の仮想アドレスVAを実アドレス
RAに変換するときと一部類似した動作が行なわ
れる。第１０図はAT_D７６、CNT７８による上
記仮想アドレスVA₁に対するアドレス変換機能
を模式的に示す機能構成図であり、４００は減算
器である。本実施例では、ST５１のセグメント
テーブルエントリは偶数番号のセグメントに対し
てのみ存在しているため、奇数番号のセグメント
（ページテーブルセグメント）2i＋１内の仮想ア
ドレスVA₁をアドレス変換する場合、減算器４
００により仮想アドレスVA₁中のセグメント番
号SNを−１して2iというセグメント番号に対す
る（ST５１の）セグメントテーブルエントリを
用いるようにしている。ST５１から読み出され
るセグメント記述子中のPTOの上位18ビツトは
第８図の場合と同様に24ビツトのレジスタ３００
の上位18ビツトの領域に置数される。このレジス
タ３００の後続する４ビツトの領域には仮想アド
レスVA₁中のPNの下位４ビツト（第９図の
HPNに対応）が置数される。レジスタ３００の
下位２ビツトには“00”が置数されており、この
レジスタ３００の内容がPT_B５３における目的エ
ントリの実アドレスRA₀（＝仮想アドレスVA₀）
となる。レジスタ３００で指定されているPT_B５
３のエントリには、目的とするページフレーム番
号PFN１が書かれており、このPFN１と仮想ア
ドレスVA₁中のBN（第９図のLPNと“00”との
連結情報に対応）との連結情報が実アドレスRA₁
としてRAR７７に置数される。このアドレス変
換は、PT_A５２を更新する場合などに必要とな
る。

ここまでの説明では、目的とするページが全て
実記憶装置（MEM５０）に存在するものとした
が、もし実記憶装置に存在しない場合にはページ
フオールト例外が発生し、次の動作が行なわれ
る。すなわち、VSP７０により、MEM５０とペ
ージング装置６０との間でページアウト或いはペ
ージインが行なわれる。そして、メモリ参照を要
求したプロセツサ３０はその間、現在実行中のタ
スクを持たせ、別のタスクを実行する。

なお、前記実施例では、VSP７０内にAT_A７
３、AT_B７４、AT_C７５、AT_D７６が設けられ
ているものとして説明したが、第６図乃至第８
図、並びに第１０図の機能構成図から理解できる
ように、加算器１００，２００やレジスタ２０
１，３００などを有する共通のハード機構部と
し、CNT７８がセグメントの性質に応じてハー
ド機構部を制御すると共にST５１、PT_A５２、
PT_B５３、PT_C５４の参照等を行なうことによ
り、前述した４種のアドレス変換を行なうように
してもよい。また、前記実施例では、偶数セグメ
ント番号のセグメントを通常セグメント、奇数セ
グメント番号のセグメントをページテーブルセグ
メントとした場合について説明したが、これらの
分れ方については前記実施例に限定されるもので
はない。更に前記実施例では、Ｖ＝Ｒ方式のアド
レス変換であるか否かを仮想アドレスVA中のセ
グメント番号によつて判断するものとして説明し
たが、他のアドレス変換方式と同様にセグメント
記述子中の変換タイプ番号ＴでＶ＝Ｒ方式を指定
するようにしてもよい。この場合には、Ｖ＝Ｒセ
グメント内の仮想アドレスであつても、ST５１
（セグメントテーブル）が参照されることになる。

〔発明の効果〕

以上詳述したように本発明のアドレス変換方式
によれば、仮想アドレスを実アドレスに変換する
機能をメモリ制御装置側に持たせている仮想記憶
システムの実現が図れ、しかも大規模な仮想記憶
空間をサポートすることができる。

また本発明によれば、セグメントの用途に対応
した性質（セグメント種類）に応じて最適なアド
レス変換が行なえる。

【図面の簡単な説明】

第１図および第２図は従来例を示すシステム構
成図、第３図は本発明の一実施例を示すブロツク
図、第４図は仮想アドレスのフオーマツトを示す
図、第５図はセグメント記述子のフオーマツトを
示す図、第６図乃至第８図はそれぞれリロケーシ
ヨン方式、１レベルページング方式、２レベルペ
ージング方式のアドレス変換機能を模式的に示す
機能構成図、第９図は第３種通常セグメント内仮
想アドレスと当該仮想アドレスに対応したページ
テーブルセグメント内仮想アドレスとの関係を示
す図、第１０図は上記ページテーブルセグメント
内仮想アドレスを実アドレスに変換するアドレス
変換機能を模式的に示す機能構成図、第１１図は
仮想記憶装置を構成する各種セグメントを説明す
ると共に同装置並びにメモリ装置（実記憶装置）
に置かれる各種テーブル類の位置関係を説明する
ための図である。１１，１１…，３０，３０……プロセツサ、１
３，５０……メモリ装置（MEM）、１４，８０
……システムバス、２１，７０……仮想記憶制御
装置（VSP）、２２，２２…，３１，３１……キ
ヤツシユメモリ、５１……セグメントテーブル
（ST）、５２……第１ページテーブル（PT_A）、５
３……第２ページテーブル（PT_B）、５３……第
３ページテーブル（PT_C）、７３……第１アドレ
ス変換部（AT_A）、７４……第２アドレス変換部
（AT_B）、７５……第３アドレス変換部（AT_C）、
７６……第４アドレス変換部（AT_D）、７８……
制御部（CNT）。

Claims

【特許請求の範囲】１セグメント番号、ページ番号および変位情報
を有する仮想アドレスを実アドレスに変換する機
能をメモリ制御装置側に持たせている仮想記憶シ
ステムにおいて、仮想アドレスが実アドレスに一
致するＶ＝Ｒセグメント、通常セグメント、およ
びそれ自身が当該通常セグメントに対する第１ペ
ージテーブルとして使用されるページテーブルセ
グメントの３種のセグメントから成る仮想記憶装
置と、上記ページテーブルセグメントに対するペ
ージテーブルであつて上記Ｖ＝Ｒセグメント内に
置かれる第２ページテーブルと、１レベルページ
ング方式が適用される上記通常セグメントに対す
るページテーブルであつて上記Ｖ＝Ｒセグメント
内に置かれる第３ページテーブルと、上記Ｖ＝Ｒ
セグメント内に置かれるセグメントテーブルと、
上記仮想アドレスの所定フイールドをそのまま実
アドレスとして出力するＶ＝Ｒ方式の第１アドレ
ス変換手段と、セグメント全体が連続した状態で
実記憶装置上にマツピングされるリロケーシヨン
方式のアドレス変換手段であつて、上記仮想アド
レス中のセグメント番号に基づく上記セグメント
テーブルの参照結果と上記仮想アドレス中のペー
ジ番号並びに変位情報とにより実アドレスを得る
第２アドレス変換手段と、上記仮想アドレス中の
セグメント番号に基づく上記セグメントテーブル
の参照結果と上記仮想アドレス中のページ番号と
に基づいて上記第３ページテーブルを参照し、こ
の第３ページテーブルの参照結果と上記仮想アド
レス中の変位情報とにより実アドレスを得る１レ
ベルページング方式の第３アドレス変換手段と、
上記仮想アドレス中のセグメント番号に基づく上
記セグメントテーブルの参照結果と上記仮想アド
レス中のページ番号の上位ビツトとに基づいて上
記第２ページテーブルを参照し、この第２ページ
テーブルの参照結果と上記仮想アドレス中のペー
ジ番号の下位ビツトとに基づいて上記第１テーブ
ルを参照し、この第１ページテーブルの参照結果
と上記仮想アドレス中の変位情報とにより実アド
レスを得る２レベルページング方式の第４アドレ
ス変換手段と、セグメントの性質に応じて上記第
１乃至第４アドレス変換手段の一つを選択する制
御手段とを具備することを特徴とするアドレス変
換方式。２上記セグメントテーブルの各エントリ中にア
ドレス変換方式を指定するための変換タイプ指定
フイールドが設けられていることを特徴とする特
許請求の範囲第１項記載のアドレス変換方式。３上記変換タイプ指定フイールドには上記リロ
ケーシヨン方式、１レベルページング方式、また
は２レベルページング方式のいずれか一つを指定
する変換タイプ指定情報が設定されることを特徴
とする特許請求の範囲第２項記載のアドレス変換
方式。４上記制御手段は上記仮想アドレス中のセグメ
ント番号によつて対応するセグメントが上記Ｖ＝
Ｒセグメントであるか否かを判断し、Ｖ＝Ｒセグ
メントである場合に上記第１アドレス変換手段を
選択し、Ｖ＝Ｒセグメントでない場合に上記セグ
メント番号に基づいて上記セグメントテーブルを
参照し、当該セグメントテーブルの対応するエン
トリ中の上記変換指定フイールドの内容に応じて
上記第２、第３、または第４変換手段の一つを選
択することを特徴とする特許請求の範囲第３項記
載のアドレス変換方式。