JPS6349944A - 演算処理装置 - Google Patents
演算処理装置Info
- Publication number
- JPS6349944A JPS6349944A JP61192758A JP19275886A JPS6349944A JP S6349944 A JPS6349944 A JP S6349944A JP 61192758 A JP61192758 A JP 61192758A JP 19275886 A JP19275886 A JP 19275886A JP S6349944 A JPS6349944 A JP S6349944A
- Authority
- JP
- Japan
- Prior art keywords
- interrupt
- interruption
- address
- interrupt request
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/48—Program initiating; Program switching, e.g. by interrupt
- G06F9/4806—Task transfer initiation or dispatching
- G06F9/4812—Task transfer initiation or dispatching by interrupt, e.g. masked
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、種々の命令データを解析して、プログラム
を実行する演算処理装置に関するものである。
を実行する演算処理装置に関するものである。
従来、この種の演算処理装着、すなわち中央処理装置（
ＣＰＵ）において、割込処理（Ｉ ＲＱ処理）は下記の
ように実行されていた。
ＣＰＵ）において、割込処理（Ｉ ＲＱ処理）は下記の
ように実行されていた。
まず、プログラムは割込（ｉＲＱ）を行うための、ｉＲ
Ｑベクタテーブルを初期化する。ｉＲＱベクタテーブル
は通常中央処理装置（ＣＰＵ）のメモリ空間に設けられ
ており、ＣＰＵからリード（ｒｅａｄ）／ライト（ｗｒ
ｉｔｅ）可能であり、そのｉＲＱベクタテーブルに各々
の割込に対応するプログラムの開始アドレスを書き込ん
でおく。また、一般的にどのソフトウェア割込がベクタ
テーブル内のベクタを利用するかというのは、ＣＰＵ内
でハード的に固定である。
Ｑベクタテーブルを初期化する。ｉＲＱベクタテーブル
は通常中央処理装置（ＣＰＵ）のメモリ空間に設けられ
ており、ＣＰＵからリード（ｒｅａｄ）／ライト（ｗｒ
ｉｔｅ）可能であり、そのｉＲＱベクタテーブルに各々
の割込に対応するプログラムの開始アドレスを書き込ん
でおく。また、一般的にどのソフトウェア割込がベクタ
テーブル内のベクタを利用するかというのは、ＣＰＵ内
でハード的に固定である。
例えば第４図に示すように、割込要因Ａのベクタは「０
」番庫、割込要因Ｂベクタは「４」番地とし、各割込要
因Ａ、Ｂのアドレスを「０」または「４」番地へ書き込
んでおき、ＣＰＵをｉＲＱ可能な状態にしておく。
」番庫、割込要因Ｂベクタは「４」番地とし、各割込要
因Ａ、Ｂのアドレスを「０」または「４」番地へ書き込
んでおき、ＣＰＵをｉＲＱ可能な状態にしておく。
この状態で割込要因Ｂが発生すると、ＣＰＵは現在のプ
ログラムカウンタや各種レジスタを保存し、「４」番地
の内容を新しいプログラムカウンタとする。したがって
、割込要因Ｂ用の処理プログラムが実行され、処理終了
時のコマンド（この例ではｉ ＲＥＴ命令）を実行する
と、ＣＰＵは先に保存してあったプログラムカウンタお
よび各種レジスタを復帰させる。
ログラムカウンタや各種レジスタを保存し、「４」番地
の内容を新しいプログラムカウンタとする。したがって
、割込要因Ｂ用の処理プログラムが実行され、処理終了
時のコマンド（この例ではｉ ＲＥＴ命令）を実行する
と、ＣＰＵは先に保存してあったプログラムカウンタお
よび各種レジスタを復帰させる。
このような動作を実行するＣＰＵにおいて、割込発生順
序を想定している場合がある。例えばプログラムが割込
要因Ｂ２割込要因Ａの順に割込が発生することを想定し
て作成しであるのに、実際にはこれが逆に起きたり、全
く想定していない割込等の状態が発生すると、プログラ
ムは異常動作する。
序を想定している場合がある。例えばプログラムが割込
要因Ｂ２割込要因Ａの順に割込が発生することを想定し
て作成しであるのに、実際にはこれが逆に起きたり、全
く想定していない割込等の状態が発生すると、プログラ
ムは異常動作する。
従来このような状態の下で、以上の原因を追及するのは
非常に困難であり、ＣＰＵとは異なる専用の解析装置を
用いたり、プログラム内に状態を解析するためのトレー
ス手段を設けなければ、その原因を追及できない等の問
題点があった。
非常に困難であり、ＣＰＵとは異なる専用の解析装置を
用いたり、プログラム内に状態を解析するためのトレー
ス手段を設けなければ、その原因を追及できない等の問
題点があった。
この発明は、上記の問題点を解消するためになされたも
ので、割込要求の発生頻度を各割込要因毎にそれぞれ把
握することにより１割込処理実行が異常となった場合の
デバッキング動作を軽減できる演算処理を得ることを目
的する。
ので、割込要求の発生頻度を各割込要因毎にそれぞれ把
握することにより１割込処理実行が異常となった場合の
デバッキング動作を軽減できる演算処理を得ることを目
的する。
この発明に係る演算処理装置は、各割込要求発生時に、
各割込要求毎にプログラムメモリ内に割り付けられた特
定アドレスにそれぞれの割込要求回数を順次更新しなが
ら書き込む割込要求回数書き込み手段を設けたものであ
る。
各割込要求毎にプログラムメモリ内に割り付けられた特
定アドレスにそれぞれの割込要求回数を順次更新しなが
ら書き込む割込要求回数書き込み手段を設けたものであ
る。
この発明においては、例えば各外部機器より各割込要求
が発生すると、それぞれの割込要求に対応して、割込要
求回数書き込み手段がプログラムメモリ内に割り付けら
れた特定アドレスに割込要求回数を順次それぞれ更新さ
せて行く。
が発生すると、それぞれの割込要求に対応して、割込要
求回数書き込み手段がプログラムメモリ内に割り付けら
れた特定アドレスに割込要求回数を順次それぞれ更新さ
せて行く。
第１図はこの発明の一実施例を示す演算処理装置の構成
を説明するためのブロック図であり、１は汎用レジスタ
アレイで、算術論理演算器（ＡＬＴＪ） ２が処理する
演算状態およびデータを一時的に保持する。３はデータ
バス、４はプログラムメモリで、メモリ制御回路５の各
アドレスに書き込まれたデータに基づいて読み出しが制
御される。
を説明するためのブロック図であり、１は汎用レジスタ
アレイで、算術論理演算器（ＡＬＴＪ） ２が処理する
演算状態およびデータを一時的に保持する。３はデータ
バス、４はプログラムメモリで、メモリ制御回路５の各
アドレスに書き込まれたデータに基づいて読み出しが制
御される。
６はプログラムカウンタで、次に実行する命令を順次指
示して行く、７は命令レジスタで、データバス３を介し
て授受した命令コードを保持する。
示して行く、７は命令レジスタで、データバス３を介し
て授受した命令コードを保持する。
８は命令デコーダで、命令レジスタ７に保持された命令
コードを解析して制御回路９に解析した命令を転送する
。１０は割込制御回路で、外部機器から入力される割込
要求に応じてベクタテーブルアドレスを演算し、演算し
たアドレス値をメモリ制御回路５に転送する。１１はこ
の発明の割込要求回数書き込み手段をなすカウンタ増加
回路で、割込制御回路１０に入力される各割込要求を順
次次に割込要求が発生した場合にそれぞれのアドレス「
４」 、「１２」の内容を読み出し、その内容に「１」
を加算し、上述と同様にカウント値をアドレス「４」ま
たはアドレス「１２」に書き込ませる。
コードを解析して制御回路９に解析した命令を転送する
。１０は割込制御回路で、外部機器から入力される割込
要求に応じてベクタテーブルアドレスを演算し、演算し
たアドレス値をメモリ制御回路５に転送する。１１はこ
の発明の割込要求回数書き込み手段をなすカウンタ増加
回路で、割込制御回路１０に入力される各割込要求を順
次次に割込要求が発生した場合にそれぞれのアドレス「
４」 、「１２」の内容を読み出し、その内容に「１」
を加算し、上述と同様にカウント値をアドレス「４」ま
たはアドレス「１２」に書き込ませる。
第２図は第１図に示したプログラムメモリ４のメモリ空
間を説明するための模式図であり、２１は例えばプログ
ラムメモリ４の「０」番地に設定される第１ベクタエリ
アで、割込制御回路１０に入力される割込要求Ａに対応
している。２２は例えばプログラムメモリ４の「４」番
地に設定される第１カウンタエリアで、割込要求Ａが入
力された場合に、カウンタ増加回路１１がカウントした
カウント値が格納される。なお、初期値は４バイト全て
が「０」である。２３は例えばプログラムメモリ４の「
８」番地に設定される第２ベクタエリアで、割込制御回
路１ｏに入力される割込要求Ｂに対応している。２４は
例えばプログラムメモリ４の「１２」番地に設定される
第２カウンタエリアで、割込要求Ｂが入力された場合に
、カウンタ増加回路１１がカウントしたカウント値が格
納される。なお、初期値は４バイト全てが「０」である
。
間を説明するための模式図であり、２１は例えばプログ
ラムメモリ４の「０」番地に設定される第１ベクタエリ
アで、割込制御回路１０に入力される割込要求Ａに対応
している。２２は例えばプログラムメモリ４の「４」番
地に設定される第１カウンタエリアで、割込要求Ａが入
力された場合に、カウンタ増加回路１１がカウントした
カウント値が格納される。なお、初期値は４バイト全て
が「０」である。２３は例えばプログラムメモリ４の「
８」番地に設定される第２ベクタエリアで、割込制御回
路１ｏに入力される割込要求Ｂに対応している。２４は
例えばプログラムメモリ４の「１２」番地に設定される
第２カウンタエリアで、割込要求Ｂが入力された場合に
、カウンタ増加回路１１がカウントしたカウント値が格
納される。なお、初期値は４バイト全てが「０」である
。
次に第３図を参照しながらこの発明による割込要求管理
制御動作について説明する。
制御動作について説明する。
第３図はこの発明による割込要求管理制御動作を説明す
るためのフローチャートである。なお、（１）〜（１４
）は各ステップを示す。
るためのフローチャートである。なお、（１）〜（１４
）は各ステップを示す。
制御回路９は第１図に示したプログラムメモリ４に格納
されたプログラムを実行中に、割込制御回路１０の図示
しないボートに割込要求Ａまたは割込要求Ｂが入力され
るのを待機しく１）、割込要求Ａまたは割込要求Ｂが発
生したら割込入力を割込制御回路１ｏが制御回路９に通
知する（２）。次いで、制御回路９がプログラムカウン
タ６および汎用レジスタアレイ］をプログラムメモリ４
内に退避させる（３）０次いで、割込制御回路１０は入
力された割込要求Ａまたは割込要求Ｂに対応する割込ベ
クタのアドレスを算出しく４）、算出したアドレスをカ
ウンタ増加回路１１に送出する（５）。
されたプログラムを実行中に、割込制御回路１０の図示
しないボートに割込要求Ａまたは割込要求Ｂが入力され
るのを待機しく１）、割込要求Ａまたは割込要求Ｂが発
生したら割込入力を割込制御回路１ｏが制御回路９に通
知する（２）。次いで、制御回路９がプログラムカウン
タ６および汎用レジスタアレイ］をプログラムメモリ４
内に退避させる（３）０次いで、割込制御回路１０は入
力された割込要求Ａまたは割込要求Ｂに対応する割込ベ
クタのアドレスを算出しく４）、算出したアドレスをカ
ウンタ増加回路１１に送出する（５）。
カウンタ増加回路１１は与えられたアドレスに「４」を
加算したアドレス、すなわち、第１カウンタエリア２２
のアドレスを算出しく６）、そのアドレスの内容を読み
出しく７）、その値にｒｌＪを加算しく８）、第１カウ
ンタニリア２２に加算したカウント値を書き込む（９）
。次いで、割込制御回路１０が書き込み終了通知を待機
しく１０）、書き込み終了通知が発生したら、割込制御
回路１０が算出したアドレス、すなわち割込要求Ａまた
は割込要求Ｂに対応するアドレス（第２図に示すアドレ
ス「４」またはアドレス「１２」）を制御回路９に通知
する（１１）。次いで、制御回路９がアドレス「４」ま
たはアドレス「１２」に書き込まれた内容を読み出しく
１２）、これをプログラムカウンタ６へ書き込み（１３
）、プログラム実行制御を継続させる（１４）。ここで
、任意のタイミングで、プログラムを中断または停止さ
せ、第１カウンタエリア２２、第２カウンタエリア２４
の内容を読み出す。すなわち、第１カウンタエリア２２
．第２カウンタエリア２４の内容から各割込要求の発生
頻度を判定できる。
加算したアドレス、すなわち、第１カウンタエリア２２
のアドレスを算出しく６）、そのアドレスの内容を読み
出しく７）、その値にｒｌＪを加算しく８）、第１カウ
ンタニリア２２に加算したカウント値を書き込む（９）
。次いで、割込制御回路１０が書き込み終了通知を待機
しく１０）、書き込み終了通知が発生したら、割込制御
回路１０が算出したアドレス、すなわち割込要求Ａまた
は割込要求Ｂに対応するアドレス（第２図に示すアドレ
ス「４」またはアドレス「１２」）を制御回路９に通知
する（１１）。次いで、制御回路９がアドレス「４」ま
たはアドレス「１２」に書き込まれた内容を読み出しく
１２）、これをプログラムカウンタ６へ書き込み（１３
）、プログラム実行制御を継続させる（１４）。ここで
、任意のタイミングで、プログラムを中断または停止さ
せ、第１カウンタエリア２２、第２カウンタエリア２４
の内容を読み出す。すなわち、第１カウンタエリア２２
．第２カウンタエリア２４の内容から各割込要求の発生
頻度を判定できる。
なお、上記実施例では、カウンタ増加回路１１が任意の
タイミングで第１カウンタエリア２２゜第２カウンタエ
リア２４を初期化する場合について説明したが、各割込
要求の開始または終了時に初期化してもよい。また、上
記実施例では第１カウンタエリア２２．第２カウンタエ
リア２４の内容の読み出しを任意のタイミングで実行す
る場合について説明したが、各割込要求の開始または終
了時に実行するように制御してもよい。
タイミングで第１カウンタエリア２２゜第２カウンタエ
リア２４を初期化する場合について説明したが、各割込
要求の開始または終了時に初期化してもよい。また、上
記実施例では第１カウンタエリア２２．第２カウンタエ
リア２４の内容の読み出しを任意のタイミングで実行す
る場合について説明したが、各割込要求の開始または終
了時に実行するように制御してもよい。
以上説明したように、この発明は各割込要求発生時に、
各割込要求毎にプログラムメモリ内に割り付けられた特
定アドレスにそれぞれの割込要求回数を順次更新しなが
ら書き込む割込要求回数書き込み手段を設けたので、各
割込要求の発生頻度を正確にトレース可能となり、プロ
グラムが異常実行した場合のデバッキング効率を大幅に
改善できる優れた利点を有する。
各割込要求毎にプログラムメモリ内に割り付けられた特
定アドレスにそれぞれの割込要求回数を順次更新しなが
ら書き込む割込要求回数書き込み手段を設けたので、各
割込要求の発生頻度を正確にトレース可能となり、プロ
グラムが異常実行した場合のデバッキング効率を大幅に
改善できる優れた利点を有する。
第１図はこの発明の一実施例を示す演算処理装置の構成
を説明するためのブロック図、第２図は第１図に示した
プログラムメモリのメモリ空間を説明するための模式図
、第３図はこの発明による割込要求管理制御動作を説明
するためのフローチャート、第４図は従来の割込処理動
作を説明するための模式図である。 図中、１は汎用レジスタアレイ、２は算術論理演算器、
３はデータバス、４はプログラムメモリ、５はメモリ制
御回路、６はプログラムカウンタ、７は命令レジスタ、
８は命令デコーダ、９は制御回路、１０は割込制御回路
、１１はカウンタ増加回路である。 第１図 第２図 第４図 アドレス ↓ 第３
を説明するためのブロック図、第２図は第１図に示した
プログラムメモリのメモリ空間を説明するための模式図
、第３図はこの発明による割込要求管理制御動作を説明
するためのフローチャート、第４図は従来の割込処理動
作を説明するための模式図である。 図中、１は汎用レジスタアレイ、２は算術論理演算器、
３はデータバス、４はプログラムメモリ、５はメモリ制
御回路、６はプログラムカウンタ、７は命令レジスタ、
８は命令デコーダ、９は制御回路、１０は割込制御回路
、１１はカウンタ増加回路である。 第１図 第２図 第４図 アドレス ↓ 第３
Claims (1)
- 外部機器から入力される複数の割込要求に応じて実行中
のプログラムを中断し、プログラムメモリの特定アドレ
スに書き込まれたベクタ値に基づいて特定の割込処理ル
ーチンを実行する演算処理装置において、各割込要求発
生時に、各割込要求毎に前記プログラムメモリ内に割り
付けられた特定アドレスにそれぞれの割込要求回数を順
次更新しながら書き込む割込要求回数書き込み手段を具
備したことを特徴とする演算処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61192758A JPS6349944A (ja) | 1986-08-20 | 1986-08-20 | 演算処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61192758A JPS6349944A (ja) | 1986-08-20 | 1986-08-20 | 演算処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6349944A true JPS6349944A (ja) | 1988-03-02 |
Family
ID=16296560
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61192758A Pending JPS6349944A (ja) | 1986-08-20 | 1986-08-20 | 演算処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6349944A (ja) |
-
1986
- 1986-08-20 JP JP61192758A patent/JPS6349944A/ja active Pending
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