JPH04367902A - プログラマブルコントローラ - Google Patents
プログラマブルコントローラInfo
- Publication number
- JPH04367902A JPH04367902A JP14463591A JP14463591A JPH04367902A JP H04367902 A JPH04367902 A JP H04367902A JP 14463591 A JP14463591 A JP 14463591A JP 14463591 A JP14463591 A JP 14463591A JP H04367902 A JPH04367902 A JP H04367902A
- Authority
- JP
- Japan
- Prior art keywords
- data
- sequence program
- address
- control signal
- access
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Executing Machine-Instructions (AREA)
- Debugging And Monitoring (AREA)
- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、シーケンスプログラ
ムのデバッグを効率的に行うことのできるプログラマブ
ルコントローラ（以下ＰＣと称する）に関するものであ
る。
ムのデバッグを効率的に行うことのできるプログラマブ
ルコントローラ（以下ＰＣと称する）に関するものであ
る。
【０００２】
【従来の技術】図５は、従来のプログラマブルコントロ
ーラにおいて、デバイスのアクセス検出を行うためのプ
ログラムの一例を示すシーケンスプログラムのラダー図
であり、図６はそのラダー図を処理するときのフローチ
ャートである。
ーラにおいて、デバイスのアクセス検出を行うためのプ
ログラムの一例を示すシーケンスプログラムのラダー図
であり、図６はそのラダー図を処理するときのフローチ
ャートである。
【０００３】次に、デバイスのアクセス検出を行うため
のシーケンスプログラム動作について説明する。シーケ
ンスプログラムはデバイスＸの変化についてのデバッグ
用プログラム例であり、処理Ａ、処理Ｂ、処理Ｃで各処
理ごとに１カ所だけデバイスＸが変化するポイントが入
るように全体の処理プログラムを分割する。デバイスＸ
の変化するポイントが３カ所以上あるときは処理を更に
細かく分ける必要がある。
のシーケンスプログラム動作について説明する。シーケ
ンスプログラムはデバイスＸの変化についてのデバッグ
用プログラム例であり、処理Ａ、処理Ｂ、処理Ｃで各処
理ごとに１カ所だけデバイスＸが変化するポイントが入
るように全体の処理プログラムを分割する。デバイスＸ
の変化するポイントが３カ所以上あるときは処理を更に
細かく分ける必要がある。
【０００４】まず、シーケンスプログラムにおいて、処
理Ａを実行する（ステップＳ６０１）。次に、デバイス
Ｘのデータを比較し（ステップＳ６０２）、そのデータ
が比較条件を満足させるものであれば、デバイスＸの変
化のあった処理Ａのステップ番号を格納し（ステップＳ
６０３）、ＪＭＰＰ０ の命令実行により、ポインタＰ
０ へジャンプし、無処理であるＮＯＰ命令を実行し（
ステップＳ６０４）、ＥＮＤ命令を実行して（ステップ
Ｓ６０５）、再度０ステップ目から実行する。
理Ａを実行する（ステップＳ６０１）。次に、デバイス
Ｘのデータを比較し（ステップＳ６０２）、そのデータ
が比較条件を満足させるものであれば、デバイスＸの変
化のあった処理Ａのステップ番号を格納し（ステップＳ
６０３）、ＪＭＰＰ０ の命令実行により、ポインタＰ
０ へジャンプし、無処理であるＮＯＰ命令を実行し（
ステップＳ６０４）、ＥＮＤ命令を実行して（ステップ
Ｓ６０５）、再度０ステップ目から実行する。
【０００５】比較条件を満足されるものでなければ、更
に、次の処理Ｂを実行して（ステップＳ６０６）、デバ
イスＸのデータの条件を比較し（ステップ６０７）、さ
らに、処理Ｃを実行し（ステップＳ６０８）、条件を比
較し（ステップＳ６０９）、もしも比較条件が成立しな
い場合は、ＪＭＰＰ１ の命令実行により、ポインタＰ
０ の処理命令ＮＯＰを実行することなしに、ポインタ
Ｐ１ へジャンプし、ＥＮＤ命令を実行して（ステップ
Ｓ６０５）、０ステップから同様の処理を繰り返す。し
たがって、プログラムストップ（ブレークポイント）を
ポインタＰ０ のステップに指定しておけば、デバイス
Ｘの変化によって比較条件が成立したときだけ比較条件
の成立したステップを格納し、シーケンスプログラムを
ストップさせることができる。
に、次の処理Ｂを実行して（ステップＳ６０６）、デバ
イスＸのデータの条件を比較し（ステップ６０７）、さ
らに、処理Ｃを実行し（ステップＳ６０８）、条件を比
較し（ステップＳ６０９）、もしも比較条件が成立しな
い場合は、ＪＭＰＰ１ の命令実行により、ポインタＰ
０ の処理命令ＮＯＰを実行することなしに、ポインタ
Ｐ１ へジャンプし、ＥＮＤ命令を実行して（ステップ
Ｓ６０５）、０ステップから同様の処理を繰り返す。し
たがって、プログラムストップ（ブレークポイント）を
ポインタＰ０ のステップに指定しておけば、デバイス
Ｘの変化によって比較条件が成立したときだけ比較条件
の成立したステップを格納し、シーケンスプログラムを
ストップさせることができる。
【０００６】
【発明が解決しようとする課題】従来のＰＣは以上のよ
うに構成されているため、デバイスの変化が比較条件を
満足させたときだけシーケンスプログラムをストップさ
せるためには、そのデバイスの変化を検知するシーケン
スプログラムをデバッグしたい各デバイスごとに作成す
る必要があり、余分なシーケンスプログラムを作成しな
ければならず、プログラムが複雑となって拡大してしま
い、また、デバイスのアクセス条件が複雑になる場合、
たとえば特定ビットのみマスクをかけたり、読み出し書
き込みのなどの条件を加えたい場合などデバッグ用のシ
ーケンスプログラムを作成できないなどの課題があった
。
うに構成されているため、デバイスの変化が比較条件を
満足させたときだけシーケンスプログラムをストップさ
せるためには、そのデバイスの変化を検知するシーケン
スプログラムをデバッグしたい各デバイスごとに作成す
る必要があり、余分なシーケンスプログラムを作成しな
ければならず、プログラムが複雑となって拡大してしま
い、また、デバイスのアクセス条件が複雑になる場合、
たとえば特定ビットのみマスクをかけたり、読み出し書
き込みのなどの条件を加えたい場合などデバッグ用のシ
ーケンスプログラムを作成できないなどの課題があった
。
【０００７】この発明は上記のような課題を解決するた
めになされたもので、デバイスアクセス検出用のシーケ
ンスプログラムを作成することなく、シーケンスプログ
ラムのデバッグが効率的に行えるようにしたＰＣを得る
ことを目的とする。
めになされたもので、デバイスアクセス検出用のシーケ
ンスプログラムを作成することなく、シーケンスプログ
ラムのデバッグが効率的に行えるようにしたＰＣを得る
ことを目的とする。
【０００８】
【課題を解決するための手段】この発明におけるＰＣは
、各デバイスに対するアクセス条件をあらかじめ記憶し
ている記憶部と、シーケンスプログラムの実行により指
定デバイスに対応するアドレス、データ及びコントロー
ル信号が入力される比較回路とを備え、この比較回路は
上記指定デバイスに対するアクセス条件と上記記憶手段
に記憶された指定デバイス対応のアクセス条件とを比較
して一致したときシーケンスプログラムの実行を停止さ
せるようにしたものである。
、各デバイスに対するアクセス条件をあらかじめ記憶し
ている記憶部と、シーケンスプログラムの実行により指
定デバイスに対応するアドレス、データ及びコントロー
ル信号が入力される比較回路とを備え、この比較回路は
上記指定デバイスに対するアクセス条件と上記記憶手段
に記憶された指定デバイス対応のアクセス条件とを比較
して一致したときシーケンスプログラムの実行を停止さ
せるようにしたものである。
【０００９】
【作用】この発明においては、シーケンスプログラムを
実行すると、指定デバイスに対応するアドレス、データ
及びコントロール信号と、あらかじめ記憶部に記憶され
た当該デバイスに対応するアクセス条件とが比較され、
両者が一致した時シーケンスプログラムの実行を停止さ
せる。
実行すると、指定デバイスに対応するアドレス、データ
及びコントロール信号と、あらかじめ記憶部に記憶され
た当該デバイスに対応するアクセス条件とが比較され、
両者が一致した時シーケンスプログラムの実行を停止さ
せる。
【００１０】
【実施例】図１は、この発明になるＰＣの構成を示した
ブロック図であり、１は中央処理装置（以下ＣＰＵと称
す）、２はＣＰＵ１から各デバイスへ出力されるアドレ
スバス、３はＣＰＵ１から各デバイスへ出力されるデー
タバス、４は各デバイスに対するアクセス条件をあらか
じめ記憶しておく記憶部、５はＣＰＵ１から出力された
アドレス、データと、記憶部４に記憶されたアクセス条
件とを比較する比較回路で、両者が一致したとき一致割
込み信号６を出力する。７はＣＰＵ１から比較回路５に
出力されるたとえばリードライト信号のようなコントロ
ール信号、８、９は記憶部４から比較回路５に出力され
るアドレス及びデータ、１０は記憶部４から出力される
上記コントロール信号に対応するコントロール信号、１
１はデータバスの比較回路への入力側に設けた遅延回路
である。
ブロック図であり、１は中央処理装置（以下ＣＰＵと称
す）、２はＣＰＵ１から各デバイスへ出力されるアドレ
スバス、３はＣＰＵ１から各デバイスへ出力されるデー
タバス、４は各デバイスに対するアクセス条件をあらか
じめ記憶しておく記憶部、５はＣＰＵ１から出力された
アドレス、データと、記憶部４に記憶されたアクセス条
件とを比較する比較回路で、両者が一致したとき一致割
込み信号６を出力する。７はＣＰＵ１から比較回路５に
出力されるたとえばリードライト信号のようなコントロ
ール信号、８、９は記憶部４から比較回路５に出力され
るアドレス及びデータ、１０は記憶部４から出力される
上記コントロール信号に対応するコントロール信号、１
１はデータバスの比較回路への入力側に設けた遅延回路
である。
【００１１】図２は、比較回路５の内部ブロック図であ
り、２０はＣＰＵ１から出力されたアドレス及びデータ
と、記憶部４に記憶されたアクセス条件に対応するアド
レス及びデータとを直接比較する比較部、２１は比較部
２０における比較動作の際に比較の対象としないビット
をあらかじめ記憶しておくマスクレジスタ、２２はマス
クレジスタ２１に記憶された内容に従い比較部２０の比
較結果に対し不必要なビットにマスクをかけるマスク回
路、２３は一致割込み信号の入力によりその時のＣＰＵ
からの出力アドレスとデータをラッチする実アドレスデ
ータラッチ回路である。
り、２０はＣＰＵ１から出力されたアドレス及びデータ
と、記憶部４に記憶されたアクセス条件に対応するアド
レス及びデータとを直接比較する比較部、２１は比較部
２０における比較動作の際に比較の対象としないビット
をあらかじめ記憶しておくマスクレジスタ、２２はマス
クレジスタ２１に記憶された内容に従い比較部２０の比
較結果に対し不必要なビットにマスクをかけるマスク回
路、２３は一致割込み信号の入力によりその時のＣＰＵ
からの出力アドレスとデータをラッチする実アドレスデ
ータラッチ回路である。
【００１２】次に、動作について説明する。図３にシー
ケンスプログラムの一例を示す。このシーケンスプログ
ラムは１ステップづつ実行され、シーケンス命令の解読
、処理で１ステップの処理が完了する。もし、シーケン
ス命令がデバイスのアクセスに関する処理であれば、そ
のデバイスに対して読み書きを行う。今、図１において
、デバイスのアクセス処理を行う場合について説明する
。デバイスのアクセスに際しＣＰＵ１はアドレスバス２
に各デバイスに割り当てられたアドレスを出力し、その
後、該デバイスからのデータ読み取りであれば、コント
ロール信号７としてリード信号を出力するとともにデー
タバス３にデバイスからデータを出力し、一方、デバイ
スに対する書き込みであれば、コントロール信号として
ライト信号を出力するとともに、データバス３に書き込
みデータを出力する。
ケンスプログラムの一例を示す。このシーケンスプログ
ラムは１ステップづつ実行され、シーケンス命令の解読
、処理で１ステップの処理が完了する。もし、シーケン
ス命令がデバイスのアクセスに関する処理であれば、そ
のデバイスに対して読み書きを行う。今、図１において
、デバイスのアクセス処理を行う場合について説明する
。デバイスのアクセスに際しＣＰＵ１はアドレスバス２
に各デバイスに割り当てられたアドレスを出力し、その
後、該デバイスからのデータ読み取りであれば、コント
ロール信号７としてリード信号を出力するとともにデー
タバス３にデバイスからデータを出力し、一方、デバイ
スに対する書き込みであれば、コントロール信号として
ライト信号を出力するとともに、データバス３に書き込
みデータを出力する。
【００１３】アクセス条件記憶部４は、どのデバイスに
対し、どのようなデータでもってリードあるいはライト
を実行した時、ＣＰＵ１に対し割込みをかけるかその条
件を記憶している。この条件の登録は外部に設した周辺
機器またはシーケンスプログラムから登録可能である。 したがって、比較回路５はＣＰＵ１がデバイスにアクセ
スするに際し、アクセス条件記憶部４に登録されたデバ
イスのアドレス８、デバイスのデータ９及びコントロー
ル信号１０と、ＣＰＵ１がデバイスをアクセスする時に
出力するアドレスバス２及びデータバス３のアドレス及
びデータ、さらには、コントロール信号７とを比較する
。以上３つの条件がすべて一致した時、比較回路５はＣ
ＰＵ１に対し割込み信号を出力する。もし、条件が一致
しなければ、そのまま次のシーケンス処理が実行される
。この割込み信号によりＣＰＵ１はシーケンス命令に実
行を一時中断し、その時のアドレス及びデータを記憶し
、ユーザからの再運転指令がくるまで待機する。
対し、どのようなデータでもってリードあるいはライト
を実行した時、ＣＰＵ１に対し割込みをかけるかその条
件を記憶している。この条件の登録は外部に設した周辺
機器またはシーケンスプログラムから登録可能である。 したがって、比較回路５はＣＰＵ１がデバイスにアクセ
スするに際し、アクセス条件記憶部４に登録されたデバ
イスのアドレス８、デバイスのデータ９及びコントロー
ル信号１０と、ＣＰＵ１がデバイスをアクセスする時に
出力するアドレスバス２及びデータバス３のアドレス及
びデータ、さらには、コントロール信号７とを比較する
。以上３つの条件がすべて一致した時、比較回路５はＣ
ＰＵ１に対し割込み信号を出力する。もし、条件が一致
しなければ、そのまま次のシーケンス処理が実行される
。この割込み信号によりＣＰＵ１はシーケンス命令に実
行を一時中断し、その時のアドレス及びデータを記憶し
、ユーザからの再運転指令がくるまで待機する。
【００１４】更に詳述すると、図４のフローチャートに
おいて、比較回路５は比較部２０で記憶部４に記憶され
たアドレス８とＣＰＵ１から出力されたアドレス２を比
較して（ステップＳ４０１）、次にデータ９とデータ３
を比較し（ステップＳ４０２）、さらにアクセス条件と
してのコントロール信号１０とコントロール信号７を比
較し（ステップＳ４０３）する。その結果、全てが一致
すればＣＰＵ１へ一致割込み信号を出力し（ステップＳ
４０４）、そのときのデータとアドレスを格納して（ス
テップＳ４０５）、再運転指令を待つ（ステップＳ４０
６）。特に、アドレス及びデータについては全てのビッ
トを比較する。その結果をマスク回路２２に出力し、こ
のマスク回路ではあらかじめマスクレジスタ２１に登録
された内容にて特定ビットのみをマスクする。つまり、
それらの比較結果に一部相違が生じても、その部分にマ
スクがかけてあれば、両者は一致しているものとして一
致割込み信号６を出力する。この割込み信号により、Ｃ
ＰＵ１に対し割込みをかけ、それと同時に実アドレスデ
ータラッチ回路２３にＣＰＵ１から出力された実アドレ
ス、実データをラッチする。
おいて、比較回路５は比較部２０で記憶部４に記憶され
たアドレス８とＣＰＵ１から出力されたアドレス２を比
較して（ステップＳ４０１）、次にデータ９とデータ３
を比較し（ステップＳ４０２）、さらにアクセス条件と
してのコントロール信号１０とコントロール信号７を比
較し（ステップＳ４０３）する。その結果、全てが一致
すればＣＰＵ１へ一致割込み信号を出力し（ステップＳ
４０４）、そのときのデータとアドレスを格納して（ス
テップＳ４０５）、再運転指令を待つ（ステップＳ４０
６）。特に、アドレス及びデータについては全てのビッ
トを比較する。その結果をマスク回路２２に出力し、こ
のマスク回路ではあらかじめマスクレジスタ２１に登録
された内容にて特定ビットのみをマスクする。つまり、
それらの比較結果に一部相違が生じても、その部分にマ
スクがかけてあれば、両者は一致しているものとして一
致割込み信号６を出力する。この割込み信号により、Ｃ
ＰＵ１に対し割込みをかけ、それと同時に実アドレスデ
ータラッチ回路２３にＣＰＵ１から出力された実アドレ
ス、実データをラッチする。
【００１５】以上述べたようなＣＰＵ１に対する割り込
み信号６により、シーケンスプログラムの実行が中断し
、その時のステップＮｏ．実アドレス、実データをプロ
グラマブルコントローラの内部メモリに格納し、ユーザ
からの再運転指令を待つ。そして、この中断したときの
ステップ及びデバイスのデータをユーザに知らせること
ができるため、シーケンスプログラムのデバッグ効率を
向上させることができる。これらの一連の処理を繰り返
すことにより、指定のデバイスへ登録データで登録アク
セス方法でアクセスしたかどうかを検知し、シーケンス
プログラムを一時中断させることができる。
み信号６により、シーケンスプログラムの実行が中断し
、その時のステップＮｏ．実アドレス、実データをプロ
グラマブルコントローラの内部メモリに格納し、ユーザ
からの再運転指令を待つ。そして、この中断したときの
ステップ及びデバイスのデータをユーザに知らせること
ができるため、シーケンスプログラムのデバッグ効率を
向上させることができる。これらの一連の処理を繰り返
すことにより、指定のデバイスへ登録データで登録アク
セス方法でアクセスしたかどうかを検知し、シーケンス
プログラムを一時中断させることができる。
【００１６】なお、上記実施例では、比較回路により比
較条件が成立した場合、比較回路がＣＰＵに割込みをか
けてシーケンスプログラムの実行を停止させていたが、
比較回路により比較条件が成立したら、比較回路からＣ
ＰＵに停止コードを送るようにしてもよい。また、上記
実施例では、全てＨ／Ｗにより比較検出動作を行ってい
るが、これをＳ／Ｗで構成しても同様な効果を奏し得る
ものである。
較条件が成立した場合、比較回路がＣＰＵに割込みをか
けてシーケンスプログラムの実行を停止させていたが、
比較回路により比較条件が成立したら、比較回路からＣ
ＰＵに停止コードを送るようにしてもよい。また、上記
実施例では、全てＨ／Ｗにより比較検出動作を行ってい
るが、これをＳ／Ｗで構成しても同様な効果を奏し得る
ものである。
【００１７】
【発明の効果】以上のようにこの発明によれば、シーケ
ンスプログラムにデバッグ用のプログラムを作成する必
要がなく、効率的にデバッグを行うことができる効果が
ある。
ンスプログラムにデバッグ用のプログラムを作成する必
要がなく、効率的にデバッグを行うことができる効果が
ある。
【図１】この発明になるＰＣのハードウェア構成を示す
ブロック図である。
ブロック図である。
【図２】この発明になるＰＣの要部構成を示すブロック
図である。
図である。
【図３】この発明によるシーケンスプログラムを示す図
である。
である。
【図４】この発明になるシーケンスプログラムのフロー
チャートである。
チャートである。
【図５】従来のＰＣにおけるシーケンスプログラムを示
す図である。
す図である。
【図６】従来のＰＣにおけるシーケンスプログラムのフ
ローチャートである。
ローチャートである。
１ 中央処理装置（ＣＰＵ）
２ アドレスバス
３ データバス
４ アクセス条件記憶部
５ 比較回路
６ 割込み信号
７ コントロール信号
８ アドレス
９ データ
１０ アクセス条件
１１ 遅延回路
２０ 比較部
２１ マスクレジスタ
２２ マスク回路
２３ 実アドレスデータラッチ
Claims (1)
- 【請求項１】 各デバイスに対するアクセス条件をあ
らかじめ記憶している記憶部と、シーケンスプログラム
の実行により指定デバイスに対応するアドレス、データ
及びコントロール信号が入力される比較回路とを備え、
この比較回路は上記指定デバイスに対するアドレス、デ
ータ及びアントロール信号と上記記憶部に記憶された指
定デバイス対応のアクセス条件とを比較して一致したと
きシーケンスプログラムの実行を停止させるようにした
ことを特徴とするプログラマブルコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14463591A JPH04367902A (ja) | 1991-06-17 | 1991-06-17 | プログラマブルコントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14463591A JPH04367902A (ja) | 1991-06-17 | 1991-06-17 | プログラマブルコントローラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04367902A true JPH04367902A (ja) | 1992-12-21 |
Family
ID=15366645
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14463591A Pending JPH04367902A (ja) | 1991-06-17 | 1991-06-17 | プログラマブルコントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04367902A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6263490B1 (en) | 1997-06-27 | 2001-07-17 | Nec Corporation | Graphic device capable of carrying out debug of a device driver program at a high speed |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59174912A (ja) * | 1983-03-25 | 1984-10-03 | Toshiba Corp | プログラミング装置 |
| JPS60128541A (ja) * | 1983-12-16 | 1985-07-09 | Matsushita Electric Ind Co Ltd | マイクロプロセツサ |
| JPS6270947A (ja) * | 1985-09-24 | 1987-04-01 | Nec Corp | デバグ割込み制御方式 |
| JPH01223503A (ja) * | 1988-03-03 | 1989-09-06 | Fanuc Ltd | Ｐｃのプログラム実行制御方式 |
-
1991
- 1991-06-17 JP JP14463591A patent/JPH04367902A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59174912A (ja) * | 1983-03-25 | 1984-10-03 | Toshiba Corp | プログラミング装置 |
| JPS60128541A (ja) * | 1983-12-16 | 1985-07-09 | Matsushita Electric Ind Co Ltd | マイクロプロセツサ |
| JPS6270947A (ja) * | 1985-09-24 | 1987-04-01 | Nec Corp | デバグ割込み制御方式 |
| JPH01223503A (ja) * | 1988-03-03 | 1989-09-06 | Fanuc Ltd | Ｐｃのプログラム実行制御方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6263490B1 (en) | 1997-06-27 | 2001-07-17 | Nec Corporation | Graphic device capable of carrying out debug of a device driver program at a high speed |
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