JPS6350916B2 - - Google Patents
Info
- Publication number
- JPS6350916B2 JPS6350916B2 JP13786482A JP13786482A JPS6350916B2 JP S6350916 B2 JPS6350916 B2 JP S6350916B2 JP 13786482 A JP13786482 A JP 13786482A JP 13786482 A JP13786482 A JP 13786482A JP S6350916 B2 JPS6350916 B2 JP S6350916B2
- Authority
- JP
- Japan
- Prior art keywords
- channel
- time division
- information
- input
- time
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000006243 chemical reaction Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Description
【発明の詳細な説明】
本発明は、時分割通話路に関し、特にインチヤ
ネル制御に適用し得る時分割空間スイツチからな
る時分割通話路方式に関する。
ネル制御に適用し得る時分割空間スイツチからな
る時分割通話路方式に関する。
従来、この種の時分割空間スイツチは、第１図
に示すように、論理ゲートGATEと、その論理
ゲートGATEを制御する通話路制御装置SWCよ
りの制御データを保持するメモリCTLMとを有
し、その制御データによつて論理ゲートGATE
の開閉を行なうことにより、入力時分割多重回線
IN1〜oを出力多重回線OUT1〜nへ各チヤネル毎に
スイツチングする構成となつている。そのため、
これらの交換動作の制御は、この時分割スイツチ
に接続された通話路制御装置で集中管理され、
又、通話路接続の呼損制御（チヤネル整合処理）
もこの制御装置の制御下となり、交換制御機能の
分散化が困難となる欠点があつた。
に示すように、論理ゲートGATEと、その論理
ゲートGATEを制御する通話路制御装置SWCよ
りの制御データを保持するメモリCTLMとを有
し、その制御データによつて論理ゲートGATE
の開閉を行なうことにより、入力時分割多重回線
IN1〜oを出力多重回線OUT1〜nへ各チヤネル毎に
スイツチングする構成となつている。そのため、
これらの交換動作の制御は、この時分割スイツチ
に接続された通話路制御装置で集中管理され、
又、通話路接続の呼損制御（チヤネル整合処理）
もこの制御装置の制御下となり、交換制御機能の
分散化が困難となる欠点があつた。
本発明は、斯かる欠点に鑑みてなされたもの
で、時分割空間スイツチの入力時分割多重回線の
各チヤネルのチヤネル情報として出力路を制御す
る制御情報を含む構成とし、本情報をもとに自律
的に出方路へスイツチングする構成とすることに
より、上記欠点を解決し、交換制御機能の分散化
を可能とする時分割通話路方式を提供することを
目的とする。
で、時分割空間スイツチの入力時分割多重回線の
各チヤネルのチヤネル情報として出力路を制御す
る制御情報を含む構成とし、本情報をもとに自律
的に出方路へスイツチングする構成とすることに
より、上記欠点を解決し、交換制御機能の分散化
を可能とする時分割通話路方式を提供することを
目的とする。
即ち、本発明は、各チヤネルのチヤネル情報を
通話路制御情報と通信情報とから成る構成とし、
ｎ本の多重度ｋの時分割多重回線を入力とすると
共に、ｎ本の各入力チヤネル情報を保持し、該入
力チヤネル情報の通話路制御情報により出力すべ
きチヤネル情報を選択する構成とした時分割スイ
ツチ機能ユニツトを設け、且つ、該時分割スイツ
チ機能ユニツトをｍ個配備すると共に、各ユニツ
トに上記ｎ本の時分割多重回線をそれぞれ入力さ
せて、ｎ×ｍの時分割空間スイツチを構成して成
るものである。
通話路制御情報と通信情報とから成る構成とし、
ｎ本の多重度ｋの時分割多重回線を入力とすると
共に、ｎ本の各入力チヤネル情報を保持し、該入
力チヤネル情報の通話路制御情報により出力すべ
きチヤネル情報を選択する構成とした時分割スイ
ツチ機能ユニツトを設け、且つ、該時分割スイツ
チ機能ユニツトをｍ個配備すると共に、各ユニツ
トに上記ｎ本の時分割多重回線をそれぞれ入力さ
せて、ｎ×ｍの時分割空間スイツチを構成して成
るものである。
以下、本発明を図面に示す実施例に基づいて説
明する。
明する。
第２図は本発明の一実施例を示すブロツク図で
ある。図において本発明時分割通話路方式は、ｍ
個の時分割スイツチ機能ユニツトSU1〜SUmを
備えて成り、各時分割スイツチ機能ユニツトSU1
〜SUmには、シリアルパラレル変換回路Ｓ／P1
〜Ｓ／Pnと、制御回路CTLと、出力ゲート回路
G1〜Gnと、パラレルシリアル変換回路Ｐ／Ｓと
を備えて構成される。
ある。図において本発明時分割通話路方式は、ｍ
個の時分割スイツチ機能ユニツトSU1〜SUmを
備えて成り、各時分割スイツチ機能ユニツトSU1
〜SUmには、シリアルパラレル変換回路Ｓ／P1
〜Ｓ／Pnと、制御回路CTLと、出力ゲート回路
G1〜Gnと、パラレルシリアル変換回路Ｐ／Ｓと
を備えて構成される。
時分割スイツチ機能ユニツトSU1〜SUmは、
多重度ｋの入力時分割多重回線IN1〜INnがシリ
アルパラレル変換回路Ｓ／P1〜Ｓ／Pnにマルチ
接続され、各ユニツトSU1〜SUmはチヤネル毎
に動作する。
多重度ｋの入力時分割多重回線IN1〜INnがシリ
アルパラレル変換回路Ｓ／P1〜Ｓ／Pnにマルチ
接続され、各ユニツトSU1〜SUmはチヤネル毎
に動作する。
上記シリアルパラレル変換回路Ｓ／P1〜Ｓ／
Pnは、上記多重回線IN1〜INnからの入力チヤネ
ル情報を保持する。このチヤネル情報は、出方路
を示す制御情報と通信情報とから成る。前者は制
御回路CTLへ、後者は出力ゲート回路G1〜Gnへ
分配される。
Pnは、上記多重回線IN1〜INnからの入力チヤネ
ル情報を保持する。このチヤネル情報は、出方路
を示す制御情報と通信情報とから成る。前者は制
御回路CTLへ、後者は出力ゲート回路G1〜Gnへ
分配される。
上記制御回路CTLは、上記制御情報を調べ、
どの出方路かを調べると共に、複数の同一出方路
使用要求がないかを調べる。この結果、複数の要
求があつた時は、所定のプライオリテイー（優先
順位）ルールによつて、どれか一つを選択し、そ
の入力チヤネルには接続可情報を、一方、他の入
力チヤネルに対しては接続不可情報をそれぞれ付
加し、出力チヤネル情報として該当するスイツチ
機能ユニツトSU1〜SUmへ制御バスBUSを介し
て通知する。
どの出方路かを調べると共に、複数の同一出方路
使用要求がないかを調べる。この結果、複数の要
求があつた時は、所定のプライオリテイー（優先
順位）ルールによつて、どれか一つを選択し、そ
の入力チヤネルには接続可情報を、一方、他の入
力チヤネルに対しては接続不可情報をそれぞれ付
加し、出力チヤネル情報として該当するスイツチ
機能ユニツトSU1〜SUmへ制御バスBUSを介し
て通知する。
上記各ユニツトSU1〜SUmのパラレルシリア
ル変換回路Ｐ／S1〜Ｐ／Smは、それぞれ対応す
る出力時分割多重回線OUT1〜OUTmに接続さ
れており、上記選択された出力チヤネル情報がセ
ツトされ、対応する回線OUT1〜OUTmの出力
となる。
ル変換回路Ｐ／S1〜Ｐ／Smは、それぞれ対応す
る出力時分割多重回線OUT1〜OUTmに接続さ
れており、上記選択された出力チヤネル情報がセ
ツトされ、対応する回線OUT1〜OUTmの出力
となる。
この本発明時分割通話路方式は、一般的に、第
３図に示すように、ｎ＝ｍとして使用され、又、
入力時分割多重回線IN1〜INnと出力時分割多重
回線OUT1〜OUTnは、各々＜IN、OUT1＞〜＜
INn、OUTn＞のペアとして使用され、これらが
複数の交換装置SWEQ1〜SWEQnに接続される。
これらの交換装置SWEQ1〜SWEQnは、独立に
時分割空間スイツチSSWに接続アクセスを行な
う。
３図に示すように、ｎ＝ｍとして使用され、又、
入力時分割多重回線IN1〜INnと出力時分割多重
回線OUT1〜OUTnは、各々＜IN、OUT1＞〜＜
INn、OUTn＞のペアとして使用され、これらが
複数の交換装置SWEQ1〜SWEQnに接続される。
これらの交換装置SWEQ1〜SWEQnは、独立に
時分割空間スイツチSSWに接続アクセスを行な
う。
第４図に上述したチヤネル情報の一構成例を示
す。同図に示すものは、フレーム内にｋ個のチヤ
ネル情報が多重化されている。チヤネル情報は、
制御データフイールドCTLFと通信情報フイール
ドDATAとからなる。制御データフイールド
CTLFは、動作モード指定MOD及び出方路指定
アドレスOUTDTから構成される。動作モード
MODとしては、入力チヤネルの場合、バス接続
の要求、プライオリテイデータ等の情報から成
り、一方、出力チヤネルの場合、パス接続可情
報、呼損情報等から成る。一例を示すと、入力チ
ヤネルのプライオリテイとして一旦パス接続可と
なつた後は、プライオリテイの一番高いデータを
付加して送出すれば、そのチヤネルを通路中継続
して使用することができる。
す。同図に示すものは、フレーム内にｋ個のチヤ
ネル情報が多重化されている。チヤネル情報は、
制御データフイールドCTLFと通信情報フイール
ドDATAとからなる。制御データフイールド
CTLFは、動作モード指定MOD及び出方路指定
アドレスOUTDTから構成される。動作モード
MODとしては、入力チヤネルの場合、バス接続
の要求、プライオリテイデータ等の情報から成
り、一方、出力チヤネルの場合、パス接続可情
報、呼損情報等から成る。一例を示すと、入力チ
ヤネルのプライオリテイとして一旦パス接続可と
なつた後は、プライオリテイの一番高いデータを
付加して送出すれば、そのチヤネルを通路中継続
して使用することができる。
本発明は、以上説明したように、チヤネル情報
を通話路制御情報と通信情報とから成る構成と
し、該通話路制御情報を用いて自律的に出方路を
選択する機能を有する時分割スイツチ機能ユニツ
トを備えたことにより、交換制御機能の分散化に
適した時分割通話路を構成できる効果がある。
を通話路制御情報と通信情報とから成る構成と
し、該通話路制御情報を用いて自律的に出方路を
選択する機能を有する時分割スイツチ機能ユニツ
トを備えたことにより、交換制御機能の分散化に
適した時分割通話路を構成できる効果がある。
第１図は従来の時分割空間スイツチを示すブロ
ツク図、第２図は本発明時分割通話路方式の一実
施例を示すブロツク図、第３図は本発明時分割通
話路方式の交換装置との一般的な接続例を示すブ
ロツク図、第４図はチヤネル情報の構成の一例を
示す説明図である。 SU1〜SUm……時分割スイツチ機能ユニツト、
Ｓ／P1〜Ｓ／Pn……シリアルパラレル変換回路、
CTL……制御回路、G1〜Gm……出力ゲート回
路、Ｐ／S1〜Ｐ／Sm……パラレルシリアル変換
回路。
ツク図、第２図は本発明時分割通話路方式の一実
施例を示すブロツク図、第３図は本発明時分割通
話路方式の交換装置との一般的な接続例を示すブ
ロツク図、第４図はチヤネル情報の構成の一例を
示す説明図である。 SU1〜SUm……時分割スイツチ機能ユニツト、
Ｓ／P1〜Ｓ／Pn……シリアルパラレル変換回路、
CTL……制御回路、G1〜Gm……出力ゲート回
路、Ｐ／S1〜Ｐ／Sm……パラレルシリアル変換
回路。
Claims (1)
- 【特許請求の範囲】 １ 各チヤネルのチヤネル情報を通話路制御情報
と通信情報とからなる構成とし、 ｎ本の多重度ｋ（ｋは１以上の整数）の入力時
分割多重回線を入力すると共に、該回線からのｎ
本の各入力チヤネル情報を保持し、該入力チヤネ
ル情報の通話路制御情報により通信情報を出力す
べきチヤネルを選択する時分割スイツチ機能ユニ
ツトを設け、 かつ該時分割スイツチ機能ユニツトをｍ個配備
すると共に、該ｍ個の時分割スイツチ機能ユニツ
トにわたつてｎ本の上記入力時分割多重回線をマ
ルチ接続し、ｍ本の出力時分割多重回線を上記ｍ
個の時分割スイツチ機能ユニツトの各々に一対一
に対応させて接続することによりｎ×ｍの時分割
空間スイツチを構成し、ｍ本の出力時分割多重回
線へｎ本の入力の任意の入力チヤネルを出力する
ことを特徴とする時分割通話路方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13786482A JPS5928791A (ja) | 1982-08-10 | 1982-08-10 | 時分割通話路方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13786482A JPS5928791A (ja) | 1982-08-10 | 1982-08-10 | 時分割通話路方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5928791A JPS5928791A (ja) | 1984-02-15 |
| JPS6350916B2 true JPS6350916B2 (ja) | 1988-10-12 |
Family
ID=15208524
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13786482A Granted JPS5928791A (ja) | 1982-08-10 | 1982-08-10 | 時分割通話路方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5928791A (ja) |
-
1982
- 1982-08-10 JP JP13786482A patent/JPS5928791A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5928791A (ja) | 1984-02-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3906164A (en) | Digital switching networks with feed-back link for alternate routing | |
| JPS63193687A (ja) | スイッチング装置 | |
| JPS5854540B2 (ja) | 放送能力を具えた会議システム | |
| AU628503B2 (en) | Improvements in or relating to exchanges | |
| JPS6349959B2 (ja) | ||
| JPS6350916B2 (ja) | ||
| US5136579A (en) | Digital communications network with unlimited channel expandability | |
| KR880004661A (ko) | 스위칭 시스템 | |
| JPS6350917B2 (ja) | ||
| JP2953438B2 (ja) | ハイウェイスイッチ制御方式および方法 | |
| US4186277A (en) | Time division multiplex telecommunications switching network | |
| US5414415A (en) | Cross-connect apparatus capable of avoiding a superfluous detour route therein | |
| KR100350470B1 (ko) | 광통신 시스템에서의 자동경로 스위치 제어장치 | |
| JP2938091B2 (ja) | 時分割交換方式 | |
| JP2968000B2 (ja) | 伝送路切替方式 | |
| KR100197439B1 (ko) | 전전자 교환기의 프로세서와 디바이스간 이중화 통신장치 | |
| JPH01106692A (ja) | ４線式回線切替装置 | |
| JPS6350293A (ja) | 分散通話路方式 | |
| JP2555934B2 (ja) | 時間スイッチ | |
| JPS6121036B2 (ja) | ||
| JP2521957B2 (ja) | 伝送システム | |
| KR0181117B1 (ko) | 비-버스 입출력부에서 직접 메모리 접근부를 사용한 직렬통신 장치 | |
| JPH0157878B2 (ja) | ||
| JPS59186497A (ja) | 時分割交換機 | |
| JPS585635B2 (ja) | 時分割交換機における同報通信方式 |