JPS6351299B2 - - Google Patents
Info
- Publication number
- JPS6351299B2 JPS6351299B2 JP58103841A JP10384183A JPS6351299B2 JP S6351299 B2 JPS6351299 B2 JP S6351299B2 JP 58103841 A JP58103841 A JP 58103841A JP 10384183 A JP10384183 A JP 10384183A JP S6351299 B2 JPS6351299 B2 JP S6351299B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- bit
- data
- parity
- address signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
発明の技術分野
本発明は、外部より１つのアドレスを送ること
により複数のアドレスをアクセスすることができ
る記憶装置特にその読取りデータの誤り検出訂正
回路に関する。
により複数のアドレスをアクセスすることができ
る記憶装置特にその読取りデータの誤り検出訂正
回路に関する。
従来技術と問題点
書込んだデータに冗長ビツト（チエツクビツ
ト）を付加しておいて、読取つたデータにｎビツ
ト誤りがあればその誤り検出および訂正を可能と
し、（ｎ＋１）ビツト誤りがあればその誤り検出
を可能とすることは周知である。第１図でこれを
概述すると、メモリＭへのデータ書込み時にチエ
ツクビツト生成回路CGにより書込みデータWD
からチエツクビツトCBを生成し、アドレス信号
ADDで指定するメモリＭの記憶領域へ書込みデ
ータWDと共に書込む。Ｍ１はメモリＭのチエツ
クビツトCB記憶領域、Ｍ２は同データビツトDB
記憶領域である。読出し時はこれらのデータビツ
トDB及びチエツクビツトCBをシンドローム生成
回路SGへ入力し、エラー有無などを示すシンド
ロームＳを出力させる。シンドロームＳはデコー
ダSDへ入力されてエラーが有るか否か、訂正可
能なエラーＥ１があればどのビツトがエラーかを
示す情報に変換され、訂正可能なエラーならその
エラービツト位置情報をデータ訂正回路DCに入
力して、メモリより読出されたデータの訂正を行
ない誤りのない読出しデータRDとする。
ト）を付加しておいて、読取つたデータにｎビツ
ト誤りがあればその誤り検出および訂正を可能と
し、（ｎ＋１）ビツト誤りがあればその誤り検出
を可能とすることは周知である。第１図でこれを
概述すると、メモリＭへのデータ書込み時にチエ
ツクビツト生成回路CGにより書込みデータWD
からチエツクビツトCBを生成し、アドレス信号
ADDで指定するメモリＭの記憶領域へ書込みデ
ータWDと共に書込む。Ｍ１はメモリＭのチエツ
クビツトCB記憶領域、Ｍ２は同データビツトDB
記憶領域である。読出し時はこれらのデータビツ
トDB及びチエツクビツトCBをシンドローム生成
回路SGへ入力し、エラー有無などを示すシンド
ロームＳを出力させる。シンドロームＳはデコー
ダSDへ入力されてエラーが有るか否か、訂正可
能なエラーＥ１があればどのビツトがエラーかを
示す情報に変換され、訂正可能なエラーならその
エラービツト位置情報をデータ訂正回路DCに入
力して、メモリより読出されたデータの訂正を行
ない誤りのない読出しデータRDとする。
この周知の誤り検出訂正方式ではｎビツト（一
般には１ビツト）データ誤りを検出訂正し、（ｎ
＋１）ビツト誤りは検出のみできるが、アドレス
信号ADDに誤りがある場合は検出、訂正できず、
予定しない記憶領域をアクセスしてプログラム暴
走、データ破壊を起したりする恐れがある。そこ
で本発明者等はチエツクビツト生成回路CGにア
ドレス信号ADDのパリテイビツトADPも入力し
てWD，ADPによりチエツクビツトCBを生成し、
読出し時にはメモリＭからの該チエツクビツト
CBおよびデータビツトDBならびに当該読出しに
用いたアドレス信号のパリテイビツトADPをシ
ンドローム生成回路SGに入力し、これらにより
シンドロームＳを作り、かゝるシンドロームをデ
コーダSDでデコードして訂正可能なエラーＥ１
か、アドレスエラーＥ２かを知り、訂正可能なエ
ラーＥ１ならデータ補正回路DCに入力して読出
しデータの訂正を行ない、誤りビツト数が多くて
訂正不可能なデータ誤り又はアドレスエラーの場
合はその旨の表示を行なう方式を開発した。この
方式に依れば読出しデータを補正し、アドレス誤
りであれば再アクセスを行なうなどのことがで
き、プログラム暴走、データ破壊などを避けられ
る。
般には１ビツト）データ誤りを検出訂正し、（ｎ
＋１）ビツト誤りは検出のみできるが、アドレス
信号ADDに誤りがある場合は検出、訂正できず、
予定しない記憶領域をアクセスしてプログラム暴
走、データ破壊を起したりする恐れがある。そこ
で本発明者等はチエツクビツト生成回路CGにア
ドレス信号ADDのパリテイビツトADPも入力し
てWD，ADPによりチエツクビツトCBを生成し、
読出し時にはメモリＭからの該チエツクビツト
CBおよびデータビツトDBならびに当該読出しに
用いたアドレス信号のパリテイビツトADPをシ
ンドローム生成回路SGに入力し、これらにより
シンドロームＳを作り、かゝるシンドロームをデ
コーダSDでデコードして訂正可能なエラーＥ１
か、アドレスエラーＥ２かを知り、訂正可能なエ
ラーＥ１ならデータ補正回路DCに入力して読出
しデータの訂正を行ない、誤りビツト数が多くて
訂正不可能なデータ誤り又はアドレスエラーの場
合はその旨の表示を行なう方式を開発した。この
方式に依れば読出しデータを補正し、アドレス誤
りであれば再アクセスを行なうなどのことがで
き、プログラム暴走、データ破壊などを避けられ
る。
上記チエツクビツトCBは下式で求められる。
こゝでCj（ｊ＝０〜４）は該チエツクビツト、di
（ｉ＝０〜７）はデータビツト、Ｐはアドレスパ
リテイビツトである。
こゝでCj（ｊ＝０〜４）は該チエツクビツト、di
（ｉ＝０〜７）はデータビツト、Ｐはアドレスパ
リテイビツトである。
またシンドロームＳは下式で表わされる。こゝ
でSk（ｋ＝０〜４）は該シンドローム、di′（ｉ＝
０〜７）、Cj′（ｊ＝０〜４）及びP′はメモリより
読出したデータビツト、チエツクビツト及びアド
レスパリテイビツトである。
でSk（ｋ＝０〜４）は該シンドローム、di′（ｉ＝
０〜７）、Cj′（ｊ＝０〜４）及びP′はメモリより
読出したデータビツト、チエツクビツト及びアド
レスパリテイビツトである。
アドレス誤りがあつて書込み時のアドレスと異
なるアドレスが読出されると書込んだデータおよ
びチエツクビツトと読出したそれらとは等しい
が、アドレスパリテイビツトは異なることにな
る。即ち、 di＝di′、Cj＝Cj′ Ｐ≠P′＝Ｐ＋１ この条件を入れると(2)式は となる。このシンドロームＳがデコーダSDへ送
られ、アドレス誤りであることが判定される。
なるアドレスが読出されると書込んだデータおよ
びチエツクビツトと読出したそれらとは等しい
が、アドレスパリテイビツトは異なることにな
る。即ち、 di＝di′、Cj＝Cj′ Ｐ≠P′＝Ｐ＋１ この条件を入れると(2)式は となる。このシンドロームＳがデコーダSDへ送
られ、アドレス誤りであることが判定される。
第２図はメモリＭへのアドレス信号ADDが、
アドレスＡ，ＢをセレクタSELにより時分割多重
化したものであり、アドレスパリテイビツトは
Ａ，Ｂ各々に対して設けられるＰ１，Ｐ２である
例を示し、この場合はパリテイビツトＰ１，Ｐ２
をチエツクビツト生成回路CGおよびシンドロー
ム生成回路SGへ入力する。
アドレスＡ，ＢをセレクタSELにより時分割多重
化したものであり、アドレスパリテイビツトは
Ａ，Ｂ各々に対して設けられるＰ１，Ｐ２である
例を示し、この場合はパリテイビツトＰ１，Ｐ２
をチエツクビツト生成回路CGおよびシンドロー
ム生成回路SGへ入力する。
ところでメモリＭには外部よりアドレス信号
ADDを１つ与えると、内部でそのアドレスの＋
０、＋１、＋２、＋３の４種（一般化して言えばｍ
種）のアドレスを発生し、これらのアドレスでア
クセスするもの（ニブルモードをとるもの）があ
る。かゝるハブルモード（Nibble Mode）を持
つメモリで上述のデータ及びアドレス誤り検出、
訂正を行なおうとすると、アドレスパリテイは外
部アドレス信号ADDに対するものしかないから、
４出力のうちの１出力しか誤り検出、訂正を行な
うことができない。
ADDを１つ与えると、内部でそのアドレスの＋
０、＋１、＋２、＋３の４種（一般化して言えばｍ
種）のアドレスを発生し、これらのアドレスでア
クセスするもの（ニブルモードをとるもの）があ
る。かゝるハブルモード（Nibble Mode）を持
つメモリで上述のデータ及びアドレス誤り検出、
訂正を行なおうとすると、アドレスパリテイは外
部アドレス信号ADDに対するものしかないから、
４出力のうちの１出力しか誤り検出、訂正を行な
うことができない。
発明の目的
本発明はかゝる点を改善し、ニブルモードのメ
モリでもデータ及びアドレスの誤り検出訂正を行
なおうとするものである。
モリでもデータ及びアドレスの誤り検出訂正を行
なおうとするものである。
発明の構成
本発明は書込みデータWDとアドレス信号
ADDのパリテイビツトADPとを入力されて、こ
れらに対するチエツクビツトCBを生成する回路
CGと、該書込みデータとチエツクビツトを該ア
ドレス信号で選択したアドレスに書込まれるメモ
リＭと、アドレス信号ADDで該メモリを読出し
て得られるデータビツトDBおよびチエツクビツ
トCBと該アドレス信号のパリテイビツトを入力
されてシンドロームＳを生成する回路SGと、外
部より該アドレス信号ADDが与えられると、そ
のアドレス（ｎ）を逐次インクリメントしたアド
レス（ｎ＋１、ｎ＋２、…）を発生する回路とを
備えた、ニブル動作する記憶装置において、外部
より与えられる該アドレス信号のパリテイビツト
をアドレスに応じて反転または非反転して、前記
逐次インクリメントしたアドレス（ｎ＋１、ｎ＋
２、…）に対するパリテイビツトを発生させるパ
リテイ補正回路１２，１４，１６，Ｇ１，Ｇ２を
設け、該補正回路が発生したパリテイビツトを、
前記シンドローム生成回路を含む誤り検出訂正回
路EDへ入力するようにしてなることを特徴とす
るが、次に実施例を参照しながらこれを説明す
る。
ADDのパリテイビツトADPとを入力されて、こ
れらに対するチエツクビツトCBを生成する回路
CGと、該書込みデータとチエツクビツトを該ア
ドレス信号で選択したアドレスに書込まれるメモ
リＭと、アドレス信号ADDで該メモリを読出し
て得られるデータビツトDBおよびチエツクビツ
トCBと該アドレス信号のパリテイビツトを入力
されてシンドロームＳを生成する回路SGと、外
部より該アドレス信号ADDが与えられると、そ
のアドレス（ｎ）を逐次インクリメントしたアド
レス（ｎ＋１、ｎ＋２、…）を発生する回路とを
備えた、ニブル動作する記憶装置において、外部
より与えられる該アドレス信号のパリテイビツト
をアドレスに応じて反転または非反転して、前記
逐次インクリメントしたアドレス（ｎ＋１、ｎ＋
２、…）に対するパリテイビツトを発生させるパ
リテイ補正回路１２，１４，１６，Ｇ１，Ｇ２を
設け、該補正回路が発生したパリテイビツトを、
前記シンドローム生成回路を含む誤り検出訂正回
路EDへ入力するようにしてなることを特徴とす
るが、次に実施例を参照しながらこれを説明す
る。
発明の実施例
ニブルモードでは（ロー・アドレス・ス
トローブ・バー）がＬ（ロー）レベルの間に
（コラム・アドレス・ストローブ・バー）を複数
回入れることにより、アドレス信号ADDにより
定まるアドレスｎとそれに続くｎ＋１、ｎ＋２、
…アドレスをアクセスする。今アドレス信号
ADDが24ビツトとし、この24ビツトSS（システ
ムストーリツジ；メモリ）アドレスの全空間が連
続した８バイトのニブル空間に分割されていると
すると、16MBのSS全空間内に2M個のニブルブ
ロツクが存在することになる。ニブルモードでア
クセスする単位はこのニブルブロツクであるが、
データの読出し順序、読出しデータ数は、それぞ
れニブル内アドレス（上記の例では2221）アクセ
スモード（8B、6B、4B）によつて可変にするこ
とができる。
トローブ・バー）がＬ（ロー）レベルの間に
（コラム・アドレス・ストローブ・バー）を複数
回入れることにより、アドレス信号ADDにより
定まるアドレスｎとそれに続くｎ＋１、ｎ＋２、
…アドレスをアクセスする。今アドレス信号
ADDが24ビツトとし、この24ビツトSS（システ
ムストーリツジ；メモリ）アドレスの全空間が連
続した８バイトのニブル空間に分割されていると
すると、16MBのSS全空間内に2M個のニブルブ
ロツクが存在することになる。ニブルモードでア
クセスする単位はこのニブルブロツクであるが、
データの読出し順序、読出しデータ数は、それぞ
れニブル内アドレス（上記の例では2221）アクセ
スモード（8B、6B、4B）によつて可変にするこ
とができる。
今、ニブルモードで読出す場合を考えてみる
に、SSアドレスはアクセスの先頭を示しており、
ニブルモードにより連続したアドレスのメモリ内
容が読出されるので、先頭アドレスのパリテイを
もとに他のアドレスのパリテイを補正すれば前述
のデータ及びアドレス誤り検出、訂正を行なうこ
とができる。第３図で説明すると、１０は３バイ
トのSSアドレスを示し、P0，P1，P2はその１バ
イトずつに対するパリテイビツトである。メモリ
は１アドレスにデータを２バイト格納しており、
外部アドレス信号１つに対して連続した４アドレ
スを読出すニブルモードを採用すると、図示のよ
うに左端から第１番〜第21番の21個のビツトが
＃ｎニブルブロツクの先頭アドレスを指し、左端
から第22番、第23番の２個のビツトが該ニブルブ
ロツクNB内の４アドレスを指し、左端から第24
番のビツトは各アドレスの第１バイト、第２バイ
トを示すがこゝではこれらは１単位として扱われ
るので意味を持たない（無視される）。
に、SSアドレスはアクセスの先頭を示しており、
ニブルモードにより連続したアドレスのメモリ内
容が読出されるので、先頭アドレスのパリテイを
もとに他のアドレスのパリテイを補正すれば前述
のデータ及びアドレス誤り検出、訂正を行なうこ
とができる。第３図で説明すると、１０は３バイ
トのSSアドレスを示し、P0，P1，P2はその１バ
イトずつに対するパリテイビツトである。メモリ
は１アドレスにデータを２バイト格納しており、
外部アドレス信号１つに対して連続した４アドレ
スを読出すニブルモードを採用すると、図示のよ
うに左端から第１番〜第21番の21個のビツトが
＃ｎニブルブロツクの先頭アドレスを指し、左端
から第22番、第23番の２個のビツトが該ニブルブ
ロツクNB内の４アドレスを指し、左端から第24
番のビツトは各アドレスの第１バイト、第２バイ
トを示すがこゝではこれらは１単位として扱われ
るので意味を持たない（無視される）。
読出しデータRDは図示のように１サイクル目
１ＣはニブルブロツクNBの１番目のアドレスの
もの、２、３、４サイクル目２Ｃ，３Ｃ，４Ｃは
同２番目、３番目、４番目のものとする。SSア
ドレスのパリテイビツトP0，P1，P2は１サイク
ル目と４サイクル目が同じ、そして２サイクル目
と３サイクル目が同じでかつ前者とは逆となる。
このようになることは22番と23番のアドレスビツ
ト22、21の１、０から明らかである。
１ＣはニブルブロツクNBの１番目のアドレスの
もの、２、３、４サイクル目２Ｃ，３Ｃ，４Ｃは
同２番目、３番目、４番目のものとする。SSア
ドレスのパリテイビツトP0，P1，P2は１サイク
ル目と４サイクル目が同じ、そして２サイクル目
と３サイクル目が同じでかつ前者とは逆となる。
このようになることは22番と23番のアドレスビツ
ト22、21の１、０から明らかである。
第４図はビツトP2の反転処理を行なうパリテ
イ補正回路を付加した誤り検出訂正回路を示す。
１２はニブルデータカウンタで、ニブルブロツク
内の４アドレスのデータの読出し状況を示す00、
01、10、11なる４値を出力する。初期値は00であ
る。１４はアドレスレジスタで、その下位（21）
ビツトがカウンタ１２の下位ビツトと共にノアゲ
ートＧ１へ導かれ、該ゲートの出力がフリツプフ
ロツプ１６をセツトする。ニブルブロツク内のア
ドレスを00、01、10、11とするとパリテイを反転
しなければならないのは00から01へ変るときと10
から11へ変るとき（下位ビツトが０であるときの
次）であり、01から10へ変るときはパリテイを変
える必要はない。ノアゲートＧ１はカウンタ１２
の下位ビツトおよびレジスタ１４の21ビツトが共
に０であると１を出力し、これはフリツププロツ
プ１６をセツトしてそのＱ出力を１にし、排他オ
アゲートＧ２に該１を入力する。従つてパリテイ
ビツトP2は第２サイクルでは反転されて2にな
る。また第２サイクルでは１２，１４の出力は
１、０、従つてＧ１の出力は０でフリツプフロツ
プ１６のＱ出力は変らない。従つて第３サイクル
でもP2は反転されて2になるが、このとき１２，
１４の出力は共に０、従つてＧ１の出力は１、フ
リツプフロツプ１６はリセツトされてＱ出力は０
になる。従つて第４サイクルではP2はゲートＧ
２をそのまゝ反転されずに通る。EDは第１図及
び第２図のシンドローム生成回路SG、デコーダ
SDおよびデータ訂正回路DCからなる誤り検出訂
正回路、Ｍは前述のメモリ、FDRはデータフエ
ツチレジスタであり、回路EDはレジスタを介し
てメモリＭよりデータビツトおよびチエツクビツ
トCBを取込み、また上記のパリテイビツトP0，
P1，P2を取込み、前述の誤り検出訂正を行なう。
イ補正回路を付加した誤り検出訂正回路を示す。
１２はニブルデータカウンタで、ニブルブロツク
内の４アドレスのデータの読出し状況を示す00、
01、10、11なる４値を出力する。初期値は00であ
る。１４はアドレスレジスタで、その下位（21）
ビツトがカウンタ１２の下位ビツトと共にノアゲ
ートＧ１へ導かれ、該ゲートの出力がフリツプフ
ロツプ１６をセツトする。ニブルブロツク内のア
ドレスを00、01、10、11とするとパリテイを反転
しなければならないのは00から01へ変るときと10
から11へ変るとき（下位ビツトが０であるときの
次）であり、01から10へ変るときはパリテイを変
える必要はない。ノアゲートＧ１はカウンタ１２
の下位ビツトおよびレジスタ１４の21ビツトが共
に０であると１を出力し、これはフリツププロツ
プ１６をセツトしてそのＱ出力を１にし、排他オ
アゲートＧ２に該１を入力する。従つてパリテイ
ビツトP2は第２サイクルでは反転されて2にな
る。また第２サイクルでは１２，１４の出力は
１、０、従つてＧ１の出力は０でフリツプフロツ
プ１６のＱ出力は変らない。従つて第３サイクル
でもP2は反転されて2になるが、このとき１２，
１４の出力は共に０、従つてＧ１の出力は１、フ
リツプフロツプ１６はリセツトされてＱ出力は０
になる。従つて第４サイクルではP2はゲートＧ
２をそのまゝ反転されずに通る。EDは第１図及
び第２図のシンドローム生成回路SG、デコーダ
SDおよびデータ訂正回路DCからなる誤り検出訂
正回路、Ｍは前述のメモリ、FDRはデータフエ
ツチレジスタであり、回路EDはレジスタを介し
てメモリＭよりデータビツトおよびチエツクビツ
トCBを取込み、また上記のパリテイビツトP0，
P1，P2を取込み、前述の誤り検出訂正を行なう。
第５図はニブルモードで１アドレスADDによ
り４データＤ１〜Ｄ４が読出されることを示す。
パリテイビツトは上述のようにP2，2，2，P2
とすればよい。但しこれはニブルブロツクの先頭
アドレスの下位ビツト21が０のときで、これが１
であるときはP2はP2，P2，2，2とすればよ
い。そして、ニブル動作が終了すると１２，１６
はクリヤ（CLR）される。
り４データＤ１〜Ｄ４が読出されることを示す。
パリテイビツトは上述のようにP2，2，2，P2
とすればよい。但しこれはニブルブロツクの先頭
アドレスの下位ビツト21が０のときで、これが１
であるときはP2はP2，P2，2，2とすればよ
い。そして、ニブル動作が終了すると１２，１６
はクリヤ（CLR）される。
ニブルモードでの書込みも行なわれ、この際同
様なアドレスパリテイの補正が行なわれ、こうし
て得られたチエツクビツトが第３図のCBである。
様なアドレスパリテイの補正が行なわれ、こうし
て得られたチエツクビツトが第３図のCBである。
発明の効果
以上説明したように本発明によればニブル動作
するメモリに対してもデータ及びアドレス誤りの
検出、データ訂正が可能となり甚だ有益である。
するメモリに対してもデータ及びアドレス誤りの
検出、データ訂正が可能となり甚だ有益である。
第１図および第２図は既提案の誤り検出訂正回
路の概要を示すブロツク図、第３図はニブル動作
の説明図、第４図は本発明の実施例を示すブロツ
ク図、第５図は動作説明図である。 図面でDBはデータビツト、CBはチエツクビ
ト、ADDはアドレス、ADPはパリテイビツト、
EDは誤り検出訂正回路、１２，１４，１６，Ｇ
１，Ｇ２はパリテイ補正回路である。
路の概要を示すブロツク図、第３図はニブル動作
の説明図、第４図は本発明の実施例を示すブロツ
ク図、第５図は動作説明図である。 図面でDBはデータビツト、CBはチエツクビ
ト、ADDはアドレス、ADPはパリテイビツト、
EDは誤り検出訂正回路、１２，１４，１６，Ｇ
１，Ｇ２はパリテイ補正回路である。
Claims (1)
- 【特許請求の範囲】 １ 書込みデータWDとアドレス信号ADDのパ
リテイビツトADPとを入力されて、これらに対
するチエツクビツトCBを生成する回路CGと、 該書込みデータとチエツクビツトを該アドレス
信号で選択したアドレスに書込まれるメモリＭ
と、 アドレス信号ADDで該メモリを読出して得ら
れるデータビツトDBおよびチエツクビツトCBと
該アドレス信号のパリテイビツトを入力されてシ
ンドロームＳを生成する回路SGと、 外部より該アドレス信号ADDが与えられると、
そのアドレス（ｎ）を逐次インクリメントしたア
ドレス（ｎ＋１、ｎ＋２、…）を発生する回路と
を備えた、ニブル動作する記憶装置において、 外部より与えられる該アドレス信号のパリテイ
ビツトをアドレスに応じて反転または非反転し
て、前記逐次インクリメントしたアドレス（ｎ＋
１、ｎ＋２、…）に対するパリテイビツトを発生
させるパリテイ補正回路１２，１４，１６，Ｇ
１，Ｇ２を設け、該補正回路が発生したパリテイ
ビツトを、前記シンドローム生成回路を含む誤り
検出訂正回路EDへ入力するようにしてなること
を特徴とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58103841A JPS59229799A (ja) | 1983-06-10 | 1983-06-10 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58103841A JPS59229799A (ja) | 1983-06-10 | 1983-06-10 | 記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59229799A JPS59229799A (ja) | 1984-12-24 |
| JPS6351299B2 true JPS6351299B2 (ja) | 1988-10-13 |
Family
ID=14364652
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58103841A Granted JPS59229799A (ja) | 1983-06-10 | 1983-06-10 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59229799A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0398365U (ja) * | 1990-01-25 | 1991-10-11 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0616305B2 (ja) * | 1985-03-05 | 1994-03-02 | 日本電気株式会社 | シングルチツプマイクロコンピユ−タ |
-
1983
- 1983-06-10 JP JP58103841A patent/JPS59229799A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0398365U (ja) * | 1990-01-25 | 1991-10-11 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59229799A (ja) | 1984-12-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6009548A (en) | Error correcting code retrofit method and apparatus for multiple memory configurations | |
| US5757824A (en) | Code error correction apparatus | |
| JPS6061837A (ja) | エラ−訂正装置 | |
| CN101473308A (zh) | 非易失性存储器纠错系统和方法 | |
| US7464320B2 (en) | Synchronous semiconductor storage device having error correction function | |
| JPH0831805B2 (ja) | エラー訂正方法 | |
| JPS6349245B2 (ja) | ||
| US5761221A (en) | Memory implemented error detection and correction code using memory modules | |
| US4918695A (en) | Failure detection for partial write operations for memories | |
| JP2606862B2 (ja) | 単−エラー検出・訂正方式 | |
| GB2089538A (en) | Instruction storage | |
| JPS6351299B2 (ja) | ||
| JP2908272B2 (ja) | 情報処理装置 | |
| JP3272308B2 (ja) | 誤り訂正システム、誤り訂正方法および誤り訂正機能を有するデータ記憶システム | |
| JPS6129024B2 (ja) | ||
| JPH06230990A (ja) | 符号誤りの識別、補正方法及び装置 | |
| JPS59200349A (ja) | 誤り訂正回路用診断回路 | |
| SU970480A1 (ru) | Запоминающее устройство с самоконтролем | |
| SU1236559A1 (ru) | Запоминающее устройство с исправлением ошибок | |
| JPH11163739A (ja) | 消失誤り訂正方法とその装置 | |
| JPH02129742A (ja) | メモリに対するアドレス信号の異常検出方法 | |
| JPS63271555A (ja) | 記憶制御方式 | |
| JP2586072B2 (ja) | 記憶装置 | |
| JPH08202628A (ja) | 記憶管理装置 | |
| JPH0348543B2 (ja) |