JPS6351412B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はデイジタルフイルタに関するものであ
り、さらに詳しくは蓄積装置からサンプル値の各
ビツトに対応するベクトルを用いて、順次に数表
出力を読み出し、それらの値を累算することによ
つてフイルタ出力を得るデイジタルフイルタに関
するものである。

理論によれば、一般にデイジタルフイルタにお
いては、連続信号ｘ（ｔ）をＴ（秒）間隔で標本化
（サンプリング）して得られる離散信号（サンプ
ル値）ｘ（nT）を入力系列とするとき、出力系列
ｙ（nT）は、 ｙ（nT）_K ＝^K=0 Σa_kｘ｛（ｎ−ｋ）Ｔ｝ ＋_L 〓^l=1 bly｛（ｎ−ｌ）Ｔ｝ ………(1) なる定係数線形差分方程式から求められ、やはり
サンプル値である。式(1)は少なくとも１つのblが
零でないときには巡回形デイジタルフイルタを表
わし、すべてのblが零のときには非巡回形デイジ
タルフイルタを表わす。試(1)を便宜的に y_o＝_K 〓^K=0 a_kx_o-k＋_L 〓^l=0 bly_o-ｌ ………(2) と表記する。ただし、x_o-k△ ＝ｘ｛（ｎ−ｋ）Ｔ｝
（ｋ＝０、１、…、Ｋ）、y_o-ｌ△ ＝ｙ｛（ｎ−ｌ）Ｔ｝
（ｌ＝０、１、…、Ｌ）と定義する。

さらに式(2)は形式的に Ｙ＝_N-1 〓ⁱ⁼⁰ α_iZ_i ………(3) で表わされる。ただし、Ｙ＝y_oを、α_iはa_k又はbl
を、Z_iはx_o-k又はY_o-ｌをそれぞれ表わす。

式(3)の表式そのままでは１つのサンプリング時
点でのフイルタ出力Ｙを求めるにはＮ回の乗算と
（Ｎ−１）回の加算を行なわなければならない。
デイジタル的に扱う場合には、これらの乗算およ
び加算は２進数の演算であるから出力Ｙを求める
のに時間がかかり、回路構成も乗算器を用意しな
ければならないので非常に複雑になる。

デイジタルフイルタの特長の１つは、１つのハ
ードウエアで等価的に複数（Ｒ）個のフイルタと
して動作させ得る、いわゆる時分割多重化が可能
な点にある。Ｒ個のフイルタとして動作させるた
めには上記乗算と加算をＴ／Ｒの時間内に終了し
なければならないが、実際には演算時間が長いの
で多重度Ｒを大きくできない。また、単体（Ｒ＝
１）のフイルタとして用いる場合でも、演算時間
が長いためサンプリング周期Ｔを小さくできない
から扱える周波数を高くできない。

このため、２進数の乗算器を用いないで式(3)の
フイルタ出力値を求める方法がいくつか知られて
いて、Peled、A.and、Liu，B.：“Ａ new
hardware realization of digital filters”、
IEEE Trans.Acoust.、Speach ＆ Signal
Process.、ASSP−22、６、p.456（1984）および
アラン・クロワズイエ他のデイジタルフイルタ
（特公昭53−30972号）に述べられている。以下に
それらを説明する。

まず、第１のもの（IEEE Trans.ASSP−22）
について述べる。式(3)のサンプル値Z_iはデイジタ
ル的に扱う場合には２進数で表わされるが、正数
も負数も取り得る（正負両数を取り得る）ので正
負を含む２進数の表現方法いわゆる２の補数コー
ドで表わされる。すなわち、Z_iは２の補数コード
サンプル値である。この表現方法を用いてデータ
語長がＭビツトで表わされるZ_iの大きさは次のよ
うになる（説明を簡単にするために、整数だけを
考えることにするが、以下の説明はもちろん小数
にも同様に適用できる）。

Z_i＝−Z_i ^M2^M-1＋_M-1 〓ⁱ⁼⁰ Z_i ^j2^j-1 ………(4) ただし、Z_i ^jは０または１である。

上記式(4)からZ_i ^Mが０のときはZ_iは正数になり、
Z_i ^Mが１のときはZ_iは負数になることがわかるの
で、Z_i ^Mは極性を表わすビツトであることがわか
る。

式(4)を前記式(3)に代入すると Ｙ＝_N-1 〓ⁱ⁼⁰ α_i（−Z_i ^M2^M-1＋_M-1 〓^j=0 Z_i ^M2^j-1）＝−2^M-1 _N-1 〓ⁱ⁼⁰ α_iZ_i ^M＋_M-1 〓^j=0 2^j-1 _N-1 〓ⁱ⁼⁰ α_iZ_i ^M ………(5) となるので、数表出力ψ^j及び関数ψを ψ^j△ ＝ψ（Z₀ ^j、Z₁ ^j、…、Z_N-1 ^j）△ ＝_N-1 〓ⁱ⁼⁰ α_iZ_i ^j ………(6) と定義すると、式(5)は Ｙ＝−ψ（Z₀ ^M、Z₁ ^M、…、Z_N-1 ^M）2^M-1 ＋_M-1 〓^j=1 ψ（Z₀ ^j、Z₁ ^j、…、Z_N-1 ^j）2^j-1 ＝−ψ^M2^M-1＋_M-1 〓^j=0 ψ^j2^j-1 ………(7) と表わされる。式(6)の関数ψは、そのＮ個の変数
Z₀ ^j、Z₁ ^j、…、Z_N-1 ^jの各々が０か１かによつて2^N
通りの値を取り得る。

したがつて、式(6)のψ^jはＮ個の変数Z₀ ^j、Z₁ ^j、
…、Z_N-1 ^jの組、すなわち、Ｎ次元ベクトル（Z₀ ^j、
Z₁ ^j、…、Z_N-1 ^j）をアドレス値として、2^N個のψ
の値が貯蔵してある読み出し専用メモリ
（ROM）もしくはランダムアクセスメモリ
（RAM）等の蓄積装置から引出すことができる。
ゆえに、式(7)からこのように引出したψ^jを順次シ
フトして加算する動作を（Ｍ−１）回繰返し、Ｍ
回目には引き出したψ^Mをシフトして減算するこ
とによりフイルタ出力Ｙを求められることがわか
る。この方法による構成を第１図に示す。この第
１図は式(3)においてＮ＝５で、α_i＝a_i（ｉ＝０、
１、２）、α₃＝b₁およびα₄＝b₂とし、Z_i＝x_o-i（ｉ
＝０、１、２）、Z₃＝y_o-1、Z₄＝y_o-2およびＹ＝
y_oとして得られる y_o＝a₀x_o＋a₁x_o-1＋a₂x_o-2＋b₁y_o-1＋b₂y_o-2
………(8) なる２次の巡回形デイジタルフイルタの構成を示
す。このとき、関数ψ^jおよびψは式(6)より ψ^j＝ψ（x_o ^j、x_o-1 ^j、x_o-2 ^j、y_o-1 ^j、y_o-2 ^j） ＝a₀x_o ^j＋a₁x_o-1 ^j＋a₂x_o-2 ^j＋b₁y_o-1 ^j＋b₂y_o-2 ^j
………(9) であり、フイルタ出力y_oは式(7)より y_o＝−ψ^M2^M-1＋_M-1 〓^j=1 ψ^j2^j-1 ………(10) である。

第１図において、SR１〜SR３は直列形のシフ
トレジスタ、PSRは並列入力−直列出力形のシ
フトレジスタ、Ｒ１，Ｒ２はレジスタ、MEM１
はROMもしくはRAM等の蓄積装置、ADSは減
算可能な加算器、ACC１はADS及びＲ２からな
り、Ｒ２の出力線が下位ビツト方向に１ビツトず
つずらしてADSの一方の入力に結線された、す
なわちＲ２の下位２ビツト目がADSの下位１ビ
ツト目に結線されている累算器であつて図示のご
とく構成してある。同図においては、サンプル値
x_oの各ビツトは最下位ビツトを先頭に順次直列に
シフトレジスタSR１に与えられる。また同時に
x_o-1の各ビツトがやはり最下位ビツトから順次シ
フトレジスタSR１からSR２に移動していき、
SR２からはx_o-2の各ビツトが順次出てくる。x_o、
x_o-1およびx_o-2の各ビツトはそれぞれ順次蓄積装
置MEM１に与えられる。同様にして並列にシフ
トレジスタPSRに貯蔵されたy_o-1の各ビツトが順
次シフトレジスタSR３に入つていき、SR３から
はy_o-2の各ビツトが順次出てくる。y_o-1および
y_o-2の各ビツトはそれぞれ順次蓄積装置MEM１
に与えられる。

したがつて、蓄積装置MEM１には５ビツトの
情報x_o ^j、x_o-1 ^j、x_o-2 ^j、y_o-1 ^j、y_o-2 ^jが与えられ
る。第１図に示すように蓄積装置MEM１は上記
５ビツトをアドレス値とする32の記憶箇所を有
し、その各々にデータとして式(9)によつて予め計
算されたψの値がＢビツトの２の補数コードで貯
蔵されている。したがつて、与えられた５次元ベ
クトル（x_o ^j、x_o-1 ^j、x_o-2 ^j、y_o-1 ^j、y_o-2 ^j）により
ψ^jを引出すことができ、これがレジスタＲ１に蓄
積される。次にレジスタＲ１の出力は累算器
ACC１中CC１中の加算器ADSに与えられ、レジ
スタＲ２に貯蔵されている部分和 Ψ^j＝_J-1 〓^j=0 ψ^j2^j-1 （加算器ADSの先の出力を１ビツトシフトした
もの）と加算される（この動作はシフト加算と呼
ばれる）。

つぎに、蓄積装置MEM１には新しいベクトル
（x_o ^j+1、x_o-1 ^j+1、x_o-2 ^j+1、y_o-1 ^j+1、y_o-2 ^j+1）が与
えられ、これに対応したψ^j+1が引出される。

これが再びレジスタＲ１を通して加算器ADS
で、レジスタＲ２に貯蔵されている部分和 _M-1 〓^j=1 ψ^j2^j-1 とシフト加算される。このような動作を（Ｍ−
１）回繰返し、Ｍ回目には（Ｍ−１）回シフト加
算されて得られた部分和_M-1 〓^j=0 ψ^j2^j-1を１ビツトシフ
トしたものから、ベクトル（x_o ^M、x_o-1 ^M、x_o-2 ^M、
y_o-1 ^M、y_o-2 ^M）により蓄積装置MEM１から引出
されたψ^MをレジスタＲ１を通して加算器ADSで
減算すれば、式(10)のY_oが求められる。

この例は上述の２進数の乗算器を用いる方法よ
りも回路構成が簡単になり、演算時間も速くなつ
ているが、加算器が減算も可能でなければならな
いので、まだ回路構成および制御が複雑であると
いう欠点がある。

このため、第２の従来例（特公昭53−30972号）
として加算のみにより、フイルタ出力を求める方
法について述べる。

サンプル値Z_iを Z_i＝_M 〓^j=1 Z^j _i2^j-1 ………(11) なる形式をなす２進数で表わす。ただし、Z_i ^jは
０または１である。式(11)を式(3)に代入すると Ｙ＝_N-1 〓ⁱ⁼⁰ α_iM 〓^j=1 Z_i ^j2^j-1 ＝_M 〓^j=1 2^j-1 _N-1 〓ⁱ⁼⁰ α_iZ_i ^j ………(12) となるので、関数ψ^jおよびψを式(6)で定義すると
式(12)は Ｙ＝_M 〓^j=1 ψ（Z₀ ^j、Z₁ ^j、…、Z_o-1 ^j）2^j-1 ＝_M 〓^j=1 ψ^j2^j-1 ………(13) と表わされ、加算のみで減算を含んでいない。し
たがつて、式(13)はψ^jを順次Ｍ回シフト加算する
ことによりフイルタ出力Ｙが得られることを示し
ている。

この例は加算器に減算を含める必要がないので
回路構成および制御も簡単になる。しかし、この
例がフイルタとして動作するためには、 () 式(11)から明らかなようにZ_iは非負（正また
は零であること（使用できる信号に制限が課せ
られている） () 非巡回形フイルタの場合にはZ_iは入力サン
プル値のみであるから入力サンプル値が非負で
あればよいが、巡回形の場合にはZ_iは入力サン
プル値ばかりでなく出力サンプル値も含むから
Z_iが非負であると同時にＹが非負でなければな
らないこと、すなわちインパルス応答が非負に
なるようなα_iが必要であること 等に限られ、他の場合はフイルタ動作が不可能で
ある。したがつて、この例は極く限定された場合
しか通用できない。また実用的なフイルタとして
望まれる要件はデイジタル信号（サンプル値）も
アナログ信号と同様に正負両数を取り得る（正負
両符号）信号である。非負信号のみをフイルタリ
ングするとフイルタ出力のオーバーフローも大き
くなる。

本発明の目的は、上記従来技術の欠点を改良
し、正負両符号の信号に対して使用可能であり、
かつ加算のみの演算によるデイジタルフイルタを
提供することにある。

本発明の最も基本的な特徴は、式(5)の第２式の
右辺における減算を表わす第１項が変数Z₀ ^M、
Z₁ ^M、Z_N-1 ^Mの関数になつていることに着目し、第
１項を定数に変換して、その定数を蓄積装置に貯
蔵して引出すことによりフイルタ出力を加算のみ
の演算で求めるようにしたものである。

以下に本発明について詳細に説明する。

サンプル値Z_iは正負両符号信号であるから前述
の２の補数コードで表わすと式(4)より Z_i＝−Z_i ^M2^M-1＋_M-1 〓^j=1 Z_i ^j2^j-1 ……(4) である。前述のように式(4)を式(3)に代入すると式
(5)が導かれる。

Ｙ＝−2^M-1 _N-1 〓ⁱ⁼⁰ α_iZ_i ^M＋_M-1 〓^j=1 2^j-1 _N-1 〓ⁱ⁼⁰ α_iZ_i ^j ………(5) ところで、留意すべきことは、 Z_i ^M＋_i ^M＝１ ………(14) が恒等的に成り立つことである。

ただし、_i ^MはZ_i ^Mの否定を表わす。

すなわち、Z_i ^M＝０のとき、_i ^M＝１であり、Z_i ^M
＝１のとき、_i ^M＝０である。

式（14）より、Z_i ^M＝１−_i ^Mであるから、式(5)
に代入すると Ｙ＝−2^M-1 _N-1 〓ⁱ⁼⁰ α_i（１−_i ^M）＋_M-1 〓^j=0 2^j-1 _N-1 〓ⁱ⁼⁰ α_iZ_i ^j ＝−2^M-1 _N-1 〓ⁱ⁼⁰ α_i＋_M 〓^j=1 2^j-1 _N-1 〓ⁱ⁼⁰ α_iZ_i ^j ………(15) となる。

ただし、Z_i ^M△ ＝_i ^M ………(16) と定義する。

式（16）は２の補数コードを表わされたZ_iの極
性ビツトを反転したものを改めてZ_i ^Mと見なすこ
とを示している。したがつて、関数ψ^jを式(6)で定
義し、ψ^M+1を ψ^M+1＝Ａ△ ＝−（１／２）_N-1 〓ⁱ⁼⁰ α_i（定数） ……(17) と定義すると式（15）は Ｙ＝ψ^M+12^M＋_M 〓^j=1 ψ^j2^j-1＝_M+1 〓^j=1 ψ^j2^j-1 ……(18) となり、さらに式（18）は Ｙ＝〔ψ^M+1＋〔ψ^M＋…＋〔ψ^j＋…＋｛ψ₃ ＋（ψ²＋ψ¹2^-1）2^-1｝2^-1…〕2^-1…〕2^-1…〕
2^-1〕2^M ………(19) とも表わされる。ここで部分和Ψ^jを Ψ^j△ ＝ψ^j＋〔ψ^j-1＋…＋｛ψ³＋（ψ² ＋ψ¹2^-1）2^-1｝2^-1……〕2^-1 ………(20) と定義すると Ψ^j＝ψ^j＋Ψ^j-12^-1 ………(21) が成り立つ。ただし、Ψ⁰△ ＝０とする。

式（20）より式（19）は Ｙ＝Ψ^M+12^M ………(22) と表わされる。

本発明は、式（16）、（17）、（18）または式
（16）、（17）、（21）、（22）の演算原理を基礎にお
き、つぎのような構成をその要旨とする。すなわ
ち、Ｍビツトの２の補数コードサンプル値Z_iの極
性ビツトが反転されたサンプル値 Z_i′＝Z_i ^MZ_i ^M-1…Z_i ²Z_i ¹をＮ固用意してＮ次元ベ
クトル（Z₀ ^j、Z₁ ^j、…、Z_N-1 ^j）を発生する。ψお
よび定数Ａの値が貯蔵してある蓄積装置を備え、
この蓄積装置からＮ次元ベクトル（Z₀ ^j、Z₁ ^j、
…、N_N-1 ^j）をアドレス値としてψ^jを引出してシ
フト加算器（累算器）に加える。

この動作をＭ回繰返した後、（Ｍ＋１）回目に
は蓄積装置から定数Ａを引出して累算器に加え
る。こうして、式（18）または式（22）によるフ
イルタ出力Ｙが得られる。すなわち加算のみの演
算によつてもとの正負両符号のサンプル値Z_iに対
するフイルタ出力値Ｙが求まる。

つぎに、図面に示した実施例について本発明を
具体的に説明する。なお、第２図および第３図の
実施例はいずれも簡単のためにまた対比のために
前記第１図の場合と同様に式(8)で示される２次の
巡回形デイジタルフイルタについて構成したもの
である。したがつて、ψ^jは式(9)で表わされ、また
式（17）は ψ^M+1＝Ａ＝−（１／２）（a₀＋a₁＋a₂＋b₁＋b₂）
………(23) となり、式（18）と式（22）は等価であるので動
作説明の便宜上式（22）を用いるとフイルタ出力
y_oは y_o＝Ψ^M+12^M ………(24) となる。

第１実施例について、第２図によつて説明す
る。

第２図において、EOR１，EOR２は排他的論
理和、SR１〜SR３は直列形のシフトレジスタ、
PSRは並列入力−直列出力形のシフトレジスタ、
NOTは否定、AND１〜AND５は論理積、
MEM２はROMもしくはRAM等の蓄積装置、Ｒ
１，Ｒ２はレジスタ、ADは加算器、ACC２は
ADおよびＲ２からなり、ACC１と同様にＲ２の
出力を下位ビツト方向に１ビツトシフトしてAD
に結線された累算器であつて図示のごとく構成し
てある。第２図においては、サンプル値x_oの各ビ
ツトは最下位ビツトを先頭に順次直列にEOR１
に印加され、極性ビツトの通過時間のみ信号H_M
をハイレベルにすることにより極性ビツトを反転
して、x_oの極性ビツトを反転したサンプル値x_o′
としてシフトレジスタSR１に与えられる。また
同時に１サンプル時間遅延された入力サンプル値
はx_o-1′の各ビツトが順次シフトレジスタSR１か
らSR２に移動していき、SR２からは２サンプル
時間遅延された入力サンプル値x_o-2′の各ビツト
が順次出てくる。x_o′、x_o-1′およびx_o-2′の各ビ
ツトはそれぞれ順次論理積AND１〜AND３を通
して蓄積装置MEM２に与えられる。同様にして
並列にシフトレジスタPSRに貯蔵された１サン
プル時間遅延された出力サンプル値y_o-1の各ビツ
トが順次直列に前記と同様の極性ビツトを反転す
るための排他的論理和EOR２を通つてy_o-1の極
性ビツトを反転したサンプル値y_o-1′としてシフ
トレジスタSR３へ移動していき、SR３からは２
サンプル時間遅延された出力サンプル値y_o-2′の
各ビツトが順次出てくる。y_o-1′およびy_o-2′の各
ビツトはそれぞれ順次論理積AND４およびAND
５を通して蓄積装置MEM２に与えられる。さら
に信号H_M+1が蓄積装置MEM２に与えられ、した
がつて蓄積装置MEM２は６ビツトの情報が与え
られる。蓄積装置MEM２は、第２図に示される
ように６次元ベクトル（１、０、０、０、０、
０、）に対応する32番地に式（32）で表わされる
定数Ａの値を８ビツトの２の補数コードで貯蔵
し、他の０番地から31番地の32の記憶個所は蓄積
装置MEM１と同じ内容を貯蔵している。したが
つて、与えられたローレベル信号H_M+1および５
ビツトの情報x_o ^j、x_o-1 ^j、x_o-2 ^j、y_o-1 ^j、y_o-2 ^jを各
成分とする６次元ベクトル（０、x_o ^j、x_o-1 ^j、
x_o-2 ^j、y_o-1 ^j、y_o-2 ^j）をアドレス値として蓄積装
置MEM２からψ^jを引出し、レジスタＲ１に蓄積
する。次にレジスタＲ１の出力は累算器ACC２
中の加算器ADに与えられ、レジスタＲ２に貯蔵
されている部分和Ψ^j-1とシフト加算される。

このような動作を（Ｍ−１）回繰返し、Ｍ回目
にはローレベル信号H_M+1、および信号H_Mがハイ
レベルのもとにEOR１とEOR２により反転され
た極性ビツトを各成分とするベクトル（０、x_o ^j、
x_o-1 ^j、x_o-2 ^j、y_o-1 ^j、y_o-2 ^j）について上記動作を
行ない、（Ｍ＋１）回目には信号H_M+1をハイレベ
ルにして、そのハイレベル信号、および否定
NOTから生じたローレベル信号により論理積
AND１〜AND５からそれぞれ出力されるローレ
ベル信号を各成分とするベクトル（１、０、０、
０、０、０）を発生させる。そのベクトルをアド
レス値として蓄積装置MEM２から定数Ａを引出
し、レジスタＲ１に蓄積する。次にレジスタＲ１
の出力が加算器ADに与えられ、レジスタＲ２に
貯蔵されている部分Ψ^Mとシフト加算され、式
（24）のフイルタ出力y_oが求められる。また、所
定のアドレス値としてベクトル（１、０、０、
０、０、０）以外のベクトルを取る構成も可能で
ある。

つぎに、第２実施例について、第３図によつて
説明する。

第３図は第２図と似ているが、相異しているの
は、否定NOTおよび論理積AND１〜AND５が
除去され、第２図の蓄積装置MEM２の代りに蓄
積装置MEM１とMEM３およびマルチプレクサ
等の信号切換装置MPXが設けられている点であ
る。

第３図の動作については第２図の場合と異なる
点についてのみ説明を加える。第３図において、
蓄積装置MEM１は第１図のそれと同じ内容を貯
蔵しており、レジスタ等の蓄積装置MEM３は定
数ψ^M+1の値をＢビツトの２の補数コードで貯蔵
している。したがつて、与えられた５次元ベクト
ル（x_o ^j、x_o-1 ^j、x_o-2 ^j、y_o-1 ^j、y_o-2 ^j）とアドレス
値として蓄積装置MEM１からψ^jを引出し、信号
切換装置MPXを通してレジスタＲ１に蓄積する。
つぎにレジスタＲ１の出力は加算器ADに与えら
れ、レジスタＲ２に貯蔵されている加算器ADの
先の出力Ψ^j-1とシフト加算される。

このような動作を（Ｍ−１）回繰返しＭ回目に
は信号H_MがハイレベルのもとにEOR１及びEOR
２により反転された極性ビツトを成分とするベク
トル（x_o ^j、x_o-1 ^j、x_o-2 ^j、y_o-1 ^j、y_o-2 ^j）について
上記動作を行なう。そのようにして、（Ｍ＋１）
回目には信号H_M+1を発生させ、その信号により
蓄積装置MEM３からψ^M+1を信号切換装置MPX
を通して引出し、レジスタＲ１に蓄積する。次に
レジスタＲ１の出力が加算装置ADに与えられ、
レジスタＲ２に貯蔵されている加算器ADの先の
出力Ψ^Mとシフト加算され、式（24）のフイルタ
出力値y_oが求められる。また、レジスタＲ１は信
号切換装置MPXの入力側に挿入してもよい。

第１実施例及び第２実施例において、零ベクト
ルに対するψ^jが零であるから零ベクトルに対して
は、加算を行なわないように構成することもで
き、この場合にはフイルタ出力値y_oを求めるため
の演算時間が短縮できる。

また、累算器ACC２中のレジスタＲ２を並列
入力−並列出力形のシフトレジスタに置き換える
構成もレジスタＲ１を省略する構成もできる。

第１実施例において、アドレス値は６次元ベク
トル（０、x_o ^j、x_o-1 ^j、x_o-2 ^j、y_o-1 ^j、y_o-2 ^j）で定
められ、第２実施例においては５次元ベクトル
（x_o ^j、x_o-1 ^j、x_o-2 ^j、y_o-1 ^j、y_o-2 ^j）で定められて
いたがアドレス値は一般的に５ビツトの情報x_o ^j、
x_o-1 ^j、x_o-2 ^j、y_o-1 ^j、y_o-2 ^jの関数（x_o ^j、x_o-1 ^j、
x_o-2 ^j、y_o-1 ^j、y_o-2 ^j）により定まるアドレス値）
として定めることもできる。

【図面の簡単な説明】

第１図は減算可能な加算器を用いた従来のデイ
ジタルフイルタの構成を示す図、第２図は第１図
の従来例と対比できる構成を有する本発明の一実
施例を示す図、第３図は本発明の他の実施例を示
す図である。 ADSは減算可能な加算器、ADは加算器、
MEM１〜MEM３は蓄積装置、SR１〜SR３は
直列形のシフトレジスタ、PSRは並列入力−直
列出力形のシフトレジスタ、Ｒ１，Ｒ２はレジス
タ、EOR１，EOR２は排他的論理和、AND１〜
AND５は論理積、MPXは信号切換装置、ACC
１，ACC２は累算器をそれぞれ示す。

Claims (1)

1. 【特許請求の範囲】 １ 相継いで到来するＮ個の正負を含むＭビツト
   ２進コードサンプル値Z_iをフイルタし、 Ｙ＝_N-1 〓ⁱ⁼⁰ α_iZ_i （ただし、Z_i＝−Z_i ^M2^M-1＋_N-1 〓^j=1 Z_i ^j2^j-1） なる関数によつて表わされるフイルタ出力Ｙを出
   力するデイジタルフイルタにおいて、 該２進コードサンプル値を受領し、極性を示す
   ビツトのみを選択的に反転する極性反転手段と； Ｎ個の極性反転された２進コードサンプル値の
   各ビツトに対応するＮビツト情報を順次出力する
   ベクトル発生手段と；所定アドレスには定数値Ａ
   を、それ以外のアドレスには係数α_iと該Ｎビツト
   情報で定まる関数ψとを蓄積する蓄積装置と；該
   蓄積装置の出力ψ^jを受領し、 Ψ^j＝ψ^j＋Ψ^j-12^-1 なる計算を行う累算装置と；該Ｎビツト情報を受
   領し、１≦ｊ≦ＭのＭ回においては、該Ｎビツト
   情報に対応する関数ψを格納したアドレスを発生
   し、Ｍ＋１回目には該所定アドレスを発生するア
   ドレス発生手段とを備えたことを特徴とするデイ
   ジタルフイルタ。