JPS6347007B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はデイジタルフイルタに関するものであ
り、さらに詳しくは、蓄積装置からサンプル値の
各ビツトに対応するベクトルを用いて、順次に数
表出力を読み出し、それらの値を累算することに
よつてフイルタ出力を得るデイジタルフイルタに
関するものである。

理論によれば、一般にデイジタルフイルタにお
いては連続信号ｘ（ｔ）をＴ（秒）間隔で標本化
（サンプリング）して得られる離数信号（サンプ
ル値）ｘ（nT）を入力系列とするとき、出力系列
ｙ（nT）は ｙ（nT）＝_K 〓^K=0 a_kｘ｛（ｎ−ｋ）Ｔ｝ ＋_L 〓^l=1 b_lｙ｛（ｎ−ｌ）Ｔ｝ ……(1) なる定係線形差分方程式から求められ、やはりサ
ンプル値である。式(1)は少くとも１つのblが零で
ないときには巡回形デイジタルフイルタを表わ
し、すべてのblが零のときには非巡回形デイジタ
ルフイルタを表わす。式(1)を便宜的に y_o＝_K 〓^K=0 a_kx_o-k＋_L 〓^l=1 b_ly_o-l ……(2) と表記する。ただし、x_o-k＝△ｘ｛（ｎ−ｋ）Ｔ｝
（ｋ＝０、１、……、ｋ）、y_o-l＝△ｙ｛（ｎ−ｌ）
Ｔ｝（ｌ＝０、１、……、Ｌ）と定義する。

さらに式(2)は形式的に ｙ＝_N-1 〓ⁱ⁼⁰ α_iZ_i ……(3) で表わされる。ただし、Ｙ＝y_oを、α_iはa_kまたは
b_lを、Z_iはx_o-kまたはy_o-lをそれぞれ表わす。

式(3)の表式そのままでは１つのサンプリング時
点でのフイルタ出力Ｙを求めるにはＮ個の乗算と
（Ｎ−１）回の加算を行なわなければならない。
デイジタル的に扱う場合には、これらの乗算およ
び加算は２進数の演算であるから出力Ｙを求める
のに時間がかかり、回路構成も乗算器を用意しな
ければならないので非常に複雑になる。

デイジタルフイルタの特長の１つは、１つのハ
ードウエアで等価的に複数（Ｒ）個のフイルタと
して動作させ得るいわゆる時分割多重化が可能な
点にある。Ｒ個のフイルタとして動作させるため
には上記重算と加算をＴ／Ｒの時間内に終了しなけ ればならないが、実際には演算時間が長いので多
重度Ｒを大きくできない。また、単体（Ｒ＝１）
のフイルタとして用いる場合でも、演算時間が長
いためサンプリング周期Ｔを小さくできないから
扱える周波数を高くできない。

このため、２進数の乗算器を用いないで式(3)の
フイルタ出力を求める方法がいくつか知られてい
て、Peled、A.and Liu、B.：“Ａ new
hardware realization of digital filters”、
IEEE Trans.Acoust.、Speech＆Signal
Process.、ASSP−22、６、p.456（1974）および
アラン・クロワズイエ他のデイジタル・フイルタ
（特公昭53−30972号）に述べられている。以下に
それらを説明する。

まず第１のもの（IEEE Trans.ASSP−22）に
ついて述べる。式(3)のサンプル値Z_iはデイジタル
的に扱う場合には２進数で表わされるが、正数も
負数も取り得る（正負両数を取り得る）ので正負
を含む２進数の表現方法いわゆる２の補数コード
で表わされる。すなわち、Z_iは２の補数コードサ
ンプル値である。この表現方法を用いてデータ語
長がＭビツトで表わされるZ_iの大きさは次のよう
になる（説明を簡単にするために、整数だけを考
えることにするが、以下の説明はもちろん小数に
も同様に適用できる）。

Z_i＝−Z^M _i2^M-1−_M-1 〓^j=1 Z^j _i2^j-1 ……(4) ただし、Z^j _iは０または１である。式(4)からZ_i ^M
が０のときはZ_iは正数になり、Z_i ^Mが１のときはZ_i
は負数になることがわかるのでZ_i ^Mは極性を表わ
すビツトであることがわかる。

式(4)を式(3)に代入すると Ｙ＝_N-1 〓ⁱ⁼⁰ α_i（−Z^M _i2^M-1 _M-1 〓^j=1 Z^j _i2^j-1）＝−2^M-1 _N-1 〓ⁱ⁼⁰ α_iZ^M _i ＋_M-1 〓^j=1 2^j-1 _N-1 〓ⁱ⁼⁰ α_iZ^j _i ……(5) となるので、数表出力φ^jおよび関数φを φ^j＝△φ（Z^j ₀、Z^j ₁、…、Z^j _N-1）＝△_N-1 〓ⁱ⁼⁰ α_iZ^j ₁ ……(6) と定義すると、式(5)は Ｙ＝−φ（Z^M ₀、Z^M ₁、…Z^M _N-1）2^M-1 ＋_M-1 〓^j=1 φ（Z^j ₀、Z^j ₁、…Z^j _N-1）2^j-1 ＝−φ^M2^M-1＋_M-1 〓^j=1 φ^j2^j-1 ……(7) と表わされる。

式(6)の関数φは、そのＮ個の変数Z^j ₀、Z^j ₁、…、
Z^j _N-1の各々が０か１かによつて2^N通りの値を取
る。したがつて、式(6)の数表出力φ^jはＮ個の変数
Z^j ₀、Z^j ₁、…、Z^j _N-1の組、すなわち、Ｎ次元ベクト
ル（Z^j ₀、Z^j ₁、…、Z^j _N-1）をアドレス値として、2^N
個の関数φの値が貯蔵してある読み出し専用メモ
リ（ROM）もしくはランダムアクセスメモリ
（RAM）等の蓄積装置から引出すことができる。
ゆえに、式(7)からこのように引出した数表出力φ^j
を順次シフトして加算する動作（Ｍ−１）回繰返
し、Ｍ回目には、引出した数表出力φ^Mをシフト
して減算することによりフイルタ出力Ｙを求めら
れることがわかる。この方法による構成を第１図
に示す。第１図は式(3)においてＮ＝５で、α_i＝a_i
（ｉ＝０、１、２）、α₃＝b₁およびα₄＝b₂とし、Z_i
＝x_o-i（ｉ＝０、１、２）、Z₃＝y_o-1、Z₄＝y_o-2お
よびＹ＝y_oとして得られる。

y_o＝a₀x_o＋a₁x_o-1＋a₂x_o-2＋b₁y_o-1＋b₂y_o-2
……(8) なる２次の巡回形デイジタルフイルタの構成を示
す。このとき、数表出力φ^jおよび関数φは式(6)よ
り φ^j＝φ（x^j _o、X^j _o-1、X^j _o-2、Y^j _o-1、Y^j _o-2） ＝a₀x^j _o＋a₁x^j _o-1＋a₂x^j _o-2 ＋b₁y^j _o-1＋b₂y^j _o-2 ……(9) であり、フイルタ出力y_oは式(7)より ｙｎ＝−φ^M2^M-1＋_M-1 〓^j=1 φ^j2^j-1 ……(10) である。

第１図において、SR１〜SR３は直列形のシフ
トレジスタ、PSRは並列入力−直列出力形のシ
フトレジスタ、Ｒ１，Ｒ２はレジスタ、MEM１
はROMもしくはRAM等の蓄積装置、ADSは減
算可能な加算器、ACC１はADSおよびＲ２から
なり、Ｒ２の出力線が下位ビツト方向に１ビツト
ずらしてADSの一方の入力に結線された、すな
わちＲ２の下位２ビツト目をADSの下位１ビツ
ト目に結線されている累算器であつて、図示のご
とく構成してある。同図においては、サンプル値
x_oの各ビツトは最下位ビツトを先頭に順次直列に
シフトレジスタSR１に与えられる。また同時に
x_o-1の各ビツトが順次シフトレジスタSR１から
SR２に移動していき、SR２からはx_o-2の各ビツ
トがやはり最下位ビツトから順次出てくる。x_o、
x_o-2の各ビツトはそれぞれ順次蓄積装置MEM１
に与えられる。同様にして並列にシフトレジスタ
PSRに貯蔵されたy_o-1の各ビツトが順次シフトレ
ジスタSR３に入つていき、SR３からはy_o-2の各
ビツトが順次出てくる。y_o-1およびy_o-2の各ビツ
トはそれぞれ順次蓄積装置MEM１に与えられ
る。したがつて、蓄積装置MEM１には５ビツト
の情報x^j _o、x^j _o-1、x^j _o-2、y^j _o-1、y^j _o-2が与えられる
。
第１図に示すように蓄積装置MEM１は上記５ビ
ツトをアドレス値とする32の記憶個所を有し、そ
の各々にデータとして式(9)によつて予め計算され
た関数φの値がＢビツトの２の補数コードで貯蔵
されている。したがつて、与えられた５次元ベク
トル（x^j _o、x^j _o-1、x^j _o-2、y^j _o-1、y^j _o-2）により数表
出力φ^jを引出すことができ、これがレジスタＲ１
に蓄積される。次にレジスタＲ１の出力は累算器
ACC１中の加算器ADSに与えられ、レジスタＲ
２に貯蔵されている部分和_j-1 〓^j=1 φ^j2^j-1（加算器ADS
の先の出力を１ビツト下位ビツト方向にシフトし
たもの）と加算される（この動作はシフト加算と
呼ばれる）。

次に蓄積装置MEM１には新しいベクトル（x_o ^j
＋１、x^j+1 _o-1、x^j+1 _o-2、y^j+1 _o-1、y^j+1 _o-2）が与えら
れ、これ
に対応した数表出力φ_j+1が引出される。これが再
びレジスタＲ１を通して加算器ADSで、レジス
タＲ２に貯蔵されている部分和_j 〓^j=1 φ^j2^j-1とシフト
加算される。このような動作を（Ｍ−１）回繰返
し、Ｍ回目には（Ｍ−１）回シフト加算されて得
られた部分和_M-1 〓^j=1 φ^j2^j-1から、ベクトル（x^M _o、
x^M _o-1、x^M _o-2、y^M _o-1、y^M _o-2）により蓄積装置MEM
１から引出された数表出力φ^MをレジスタＲ１を
通して加算器ADSで減算すれば、式(10)のフイル
タ出力y_oが求められる。

この例は上述の２進数の乗算器を用いる方法よ
りも回路構成が簡単になり、演算時間も速くなつ
ているが、加算器が減算も可能でなければならな
いので、まだ回路構成および制御が複雑であると
いう欠点がある。

このため、第２の従来例（特公昭53−30972号）
として、加算のみによりフイルタ出力を求める方
法について述べる。

サンプル値Z_iを Z_i＝_M 〓^j=1 Z^j _i2^j-1 ………(11) なる形式をなす２進数で表わす。ただし、Z^j _iは０
または１である。

式(11)を式(3)に代入すると Ｙ＝_N-1 〓ⁱ⁼¹ α_iM 〓^j=0 Z^j _i2^j-1＝_M 〓^j=1 2^j-1 _N-1 〓^j=1 α_iZ^j _i ……(12) となるので、数表出力φ^jおよび関数φを式(6)で定
義すると式(12)は Ｙ＝_M 〓^j=1 φ（Z^j ₀、Z^j ₀、…、Z^j _o-1）2^j-1 ＝_M 〓^j=1 φ^j2_j-1 ……（13） と表わされ、加算のみで減算を含んでいない。し
たがつて、式（13）は数表出力φ^jを順次Ｍ回シフ
ト加算することによりフイルタ出力Ｙが得られる
ことを示している。

この例は加算器に減算を含める必要がないので
回路構成および制御も簡単になる。しかし、この
例がフイルタとして動作するためには、 () 式(11)から明らかなようにZ_iは非負（正また
は零）であること（使用できる信号に制御が課
せられる） () 非巡回形フイルタの場合にはZ_iは入力サン
プル値のみであるから入力サンプル値が非負で
あればよいが、巡回形の場合にはZ_i入力サンプ
ル値ばかりでなく出力サンプル値もあるから、
Z_iが非負であると同時にフイルタ出力Ｙも非負
でなければならないこと、すなわちインパルス
応答が非負になるようなα_iが必要であること 等に限られ、他の場合はフイルタ動作が不可能で
ある。したがつて、この例は極く限定された場合
しか適用できない。また実用的なフイルタとして
望まれる要件はデイジタル信号（サンプル値）も
アナログ信号と同様に正負両数を取り得る（正負
両符号）信号である。正信号のみをフイルタリン
グするとフイルタ出力のオーバーフローも大きく
なる。

本発明の目的は、上記従来技術の欠点を改良
し、正負両符号の信号に対して使用可能であり、
かつ加算のみの演算によるデイジタルフイルタを
提供することにある。

本発明の最も基本的な特徴は、式(5)の第２式の
右辺における減算を表わす第一項が変数Z^M ₀、Z^M ₁、
…Z^M _N-1の関数になつていることに着目し、第一項
を定数に変換して、その定数を蓄積装置に貯蔵し
て引出すことによりフイルタ出力Ｙを加算のみの
演算で求めるようにしたものである。以下に本発
明について詳細に説明する。

サンプル値Z_iは正負両符号信号であるから前述
の２の補数コードで表わすと式(4)より Z_i＝−Z_i ^M2^M-1＋_M-1 〓^j=1 Z_i ^j2^j-1 ……(4) である。前述のように式(4)を式(3)に代入すると式
(5)が導かれる。

Ｙ＝−2_M-1N-1 〓ⁱ⁼⁰ α_iZ^M _i＋_M-1 〓^j=1 2^j-1 _N-1 〓ⁱ⁼⁰ α_iZ^j _i ……(5) ところで、留意すべきことは、 Z^M _i＋^M _i＝１ ……（14） が恒等的に成り立つことである。ただし、_i ^Mは
Z^M _iの否定を表わす。すなわち、Z^M _i＝０のとき、
Ｚ^M _i＝１であり、Z^M _i＝１のとき、^M _i＝０である。

式（14）よりZ^M _i＝１−^M _iであるから、式(5)に
代入すると Ｙ＝−2^M-1 _N-1 〓ⁱ⁼⁰ α_i（１−^M _i）＋_M-1 〓^j=1 2^j-1 _N-1 〓ⁱ⁼⁰ α_iZ^j _i ＝−2^M-1 _N-1 〓ⁱ⁼⁰ α_i＋_M 〓^j=1 2^j-1 _N-1 〓ⁱ⁼⁰ α_iZ^j _i …(15) となる。ただし、 Z^M _i＝△ ^M _i ……（16） と定義する。式（16）は２の補数コードで表わさ
れたZ_iの極性ビツトを反転したものを改めてZ^M _iと
見なすことを示している。

したがつて、数表出力φ^jを式(6)で定義し、数表
出力φ^M+1を φ^M+1＝Ａ＝△−１／２_N-1 〓ⁱ⁼⁰ α_i（定数） ……（17） と定義すると式（15）は Ｙ＝φ^M+12^M＋_M 〓^j=1 φ^j2^j-1＝_N+1 〓^j=1 φ^j2^j-1 ……（18） となり、さらに式（18）は Ｙ＝〔φ^M+1＋〔φ^M＋…＋〔φ^j＋…＋｛φ³＋（φ²＋
φ¹2^-1）2^-1｝2^-1…〕2^-1…〕2^-1…〕2^M ……（19） とも表わされる。ここでは部分和Ψ^jを Ψ^j＝△φ^j＋〔φ^j-1＋…＋｛φ³＋（φ² ＋φ¹2^-1）2^-1｝2^-1…〕2^-1 ……（20） と定義すると Ψ^j＝φ^j＋Ψ^j-12^-1 ……（21） が成り立つ。ただし、Ψ⁰＝△０とする。

式（20）より式（19）は Ｙ＝Ψ^M+12^M ……（22） と表わされる。

本発明は、式（16）〜（18）または式（16）、
（17）、（21）、（22）の演算原理を基礎におき、つ
ぎのような構成をその要旨とする。

すなわち、Ｍビツトの２つの補数コードサンプ
ル値Z_iの極性ビツトが反転されたサンプル値Z_i＝
Z^M _i、Z^M-1 _i…Z² _iZ¹ _iをＮ個用意してＮ次元ベクトル
（Z^j ₀、Z^j ₁、…Z^j _N-1）を発生する。関数φおよび定
数Ａの値が貯蔵してある蓄積装置を備え、この蓄
積装置からＮ次元の零ベクトルを除くベクトル
（Z^j ₀、Z^j ₁、…Z^j _N-1）をアドレス値として数表出力
φ^jを引出し、零ベクトルのアドレス値に対しては
零をシフト加算器（累算器）に加える。この動作
をＭ回繰返した後、（Ｍ＋１）回目には蓄積装置
から定数Ａを引出して累算器に加える。こうし
て、式（18）または式（22）によるフイルタ出力
Ｙが得られる。すなわち加算のみの演算によつて
もとの正負両符号のサンプル値Z_iに対するフイル
タ出力Ｙが求まる。

つぎに、図面に示した実施例について本発明を
具体的に説明する。なお、第２図および第３図の
実施例は、いずれも簡単のためにまた対比のため
に、前記第１図の場合と同様に式(8)で示される２
次の巡回形デイジタルフイルタを示す。したがつ
て、数表出力φjは式(9)で表わされ、または式
（17）は φ^M+1＝Ａ＝−１／２（a₀＋a₁＋a₂＋b₁＋b₂） ……（23） となり、式（18）と式（23）は等価であるので動
作説明の便宜上式（22）を用いるとフイルタ出力
y_oは y_o＝Ψ^M+12^M ……（24） となる。

第１実施例について、第２図によつて説明す
る。

第２図において、EOR１、EOR２は排他的論
理和、SR１〜SR３は直列形のシフトレジスタ、
PSRは並列入力−直列出力形のシフトレジスタ、
NOTは否定、ORは論理和、AND１〜AND５は
論理積、MEM２はROMもしくはRAM等の蓄積
装置、Ｒ１，Ｒ２はレジスタ、ADは加算器、
ACC２はADおよびＲ２からなり、ACC１と同様
にＲ２の出力を下位ビツト方向に１ビツトシフト
してADの入力に結線された累算器であつて図示
のごとく構成してある。第２図においては、サン
プル値x_oの各ビツトは最下位ビツトを先頭に順次
直列にEOR１に印加され、極性ビツトの通過時
間に限り信号H_Mをハイレベルにすることにより
極性ビツトを反転して、x_oの極性ビツトを反転し
たサンプル値x′_oとしてシフトレジスタSR１に与
えられる。また同時に１サンプル時間遅延された
入力サンプル値x′_o-1の各ビツトが順次シフトレ
ジスタSR１からSR２に移動していき、SR２か
らは２サンプル時間遅延された入力サンプル値
x′_o-2の各ビツトが順次出てくる。x′、x′_o-1およ
びx′_o-2の各ビツトはそれぞれ順次論理積AND１
〜AND３を通して蓄積装置MEM２、および論
理和ORに与えられる。同様にして並列にシフト
レジスタPSRに貯蔵された１サンプル時間遅延
された出力サンプル値y_o-1の各ビツトが順次直列
に前記と同様の極性ビツトを反転するための排他
的論理和EOR２を通つてy_o-1の極性ビツトを反
転した１サンプル遅延された出力サンプル値
y′_o-1としてシフトレジスタSR３へ移動していき、
SR３からは２サンプル時間遅延された出力サン
プル値y′_o-2の各ビツトが順次出てくる。y′_o-1お
よびy′_o-2の各ビツトはそれぞれ順次論理積AND
４およびAND５を通して蓄積装置MEM２、お
よび論理和ORに与えられる。蓄積装置MEM２
は、第１図に示されている蓄積装置MEM１にお
いて５次元の零ベクトル（０、０、０、０、０）
のアドレス値に貯蔵してある関数の値が零である
から、第２図に示されるようにこの記憶個所に式
（23）で表わされる定数Ａの値をＢビツトの２の
補数コードで貯蔵し、他の記憶個所は蓄積装置
MEM１と同じ内容を貯蔵している。したがつ
て、与えられた５次元ベクトル（x^j _o、x^j _o-1、
x^j _o-2、y^j _o-1ｙ、y^j _o-2）が零ベクトルに等しくない
ときには蓄積装置MEM２から数表出力φ^jを引出
し、レジスタＲ１に蓄積される。ベクトル（x^j _o、
x^j _o-1、x^j _o-2、y^j _o-1、y^j _o-2）が零ベクトルに等しい
ときには論理和ORからのローレベル信号である
クリア信号によつてレジスタＲ１の内容を零にす
る。次にレジスタＲ１の出力は累算器ACC２中
の加算器ADに与えられ、レジスタＲ２に貯蔵さ
れている部分和Ψ^j-1とシフト加算される。

このような動作を（Ｍ−１）回繰返し、Ｍ回目
には信号H_MがハイレベルのもとにEOR１および
EOR２により反転された極性ビツトを成分とす
るベクトル（x^M _o、x^M _o-1、x^M _o-2、y^M _o-1、y^M _o-2）につ
いて上記動作を行ない、（Ｍ＋１）回目には信号
H_M+1をハイレベルにして否定NOTから生じたロ
ーベル信号により論理積AND１〜AND５から零
ベクトルを発生させ、その零ベクトルをアドレス
値として蓄積装置MEM２から引出された数表出
力φ^M+1（すなわち定数Ａ）がレジスタＲ１を通し
て加算器ADに与えられ、レジスタＲ２に貯蔵さ
れている部分和Ψ^Mとシフト加算されることによ
り式（24）のフイルタ出力Ｙが求められる。

また、第１実施例において累算器ACC２中の
レジスタＲ２を並列入力−並列出力形のシフトレ
ジスタに置換えてもよい。

つぎに、第２実施例について、第３図によつて
説明する。

第３図は第２図と殆んど同じであるが、相異し
ているのは第２図の累算器ACC２の代りにレジ
スタＲ２を並列入力−並列出力形のシフトレジス
タPPRに置換した累算器ACC３が設けられてい
る点である。

第３図の動作については第２図の場合と異なる
点についてのみ説明を与える。与えられた５次元
ベクトル（x^j _o、x^j _o-1、x^j _o-2、y^j _o-1、y^j _o-2）が零ベ
クトルに等しいときに、第２図では論理和ORか
らのクリア信号によつてレジスタＲ１の内容を零
にして、そのレジスタＲ１の出力を加算器ADに
加えているのに対して、第３図においては論理和
ORからのシフト信号によつて累算器ACC３中の
シフトレジスタPPRの内容を１ビツトシフトす
るだけで等価的に数表出力φ^jを零にしている。

第２実施例は（Ｍ＋１）回目に生ずるものを除
く零ベクトルに対しては加算を行なわないように
構成されているので、フイルタ出力Ｙを求めるた
めの演算時間が短縮できる。

また、第２実施例において、レジスタＲ１を省
略し、蓄積装置MEM２と累算器ACC３とを直接
結線してもよい。

第１実施例および第２実施例において、アドレ
ス値は５次元ベクトル（x^j _o、x^j _o-1、x^j _o-2、y^j _o-1、
y^j _o-2）で定められていたが、一般的に５ビツトの
情報x^j _o、x^j _o-1、x^j _o-2、y^j _o-1、y^j _o-2の関数（x^j _o、
x^j _o-1、x^j _o-2、y^j _o-1、y^j _o-2により定まるアドレス値）
として定めることもできる。

本発明によれば、式（16）、（17）、（18）または
式（16）、（17）、（21）、（22）を基本原理として採
用したから、上記実施例からも明らかなように、
正負両符号のサンプル値を、回路構成も制御も簡
単な加算のみによる演算によつてフイルタリング
ができるとともに、演算時間も短縮できるという
効果がある。

【図面の簡単な説明】

第１図は減算可能な加算器を用いた従来のデイ
ジタルフイルタの構成を示す図、第２図は第１図
の従来例と対比できる構成を有する本発明の一実
施例を示す図、第３図は本発明の他の実施例を示
す図である。 ADS：減算可能な加算器、AD：加算器、
MEM１，MEM２：蓄積装置、SR１〜SR３：
直列形のシフトレジスタ、PSR：並列入力−直
列出力形のシフトレジスタ、Ｒ１，Ｒ２：レジス
タ、PPR：並列入力−並列出力形のシフトレジ
スタ、EOR１，EOR２：排他的論理和、AND１
〜AND５：論理積、ACC１〜ACC３：累算器を
示す。

Claims (1)

1. 【特許請求の範囲】 １ 相継いで到来するＮ個の正負を含むＭビツト
   ２進コードサンプル値Z_iをフイルタし、 Ｙ＝_N-1 〓ⁱ⁼⁰ α_iZ_i なる関数によつて表わされるフイルタ出力Ｙを出
   力するデイジタルフイルタにおいて：該２進コー
   ドサンプル値を受領し、極性を示すビツトのみを
   選択的に反転する極性反転手段と；Ｎ個の極性反
   転された２進コードサンプル値の各ビツトに対応
   するＮビツト情報を順次出力するベクトル発生手
   段と；該Ｎビツト情報が所定ベクトルであること
   を検出するベクトル検出手段と；所定アドレスに
   は定数値Ａを、それ以外のアドレスには係数α_iと
   該Ｎビツト情報で定まる関数φとを蓄積する蓄積
   装置と；該蓄積装置の出力φ^jと該ベクトル検出手
   段の出力とを受領し、 該Ｎビツト情報が所定ベクトルでないとき Ψ^j＝φ^j＋Ψ_j-12^-1 なる累算を行い、 該Ｎビツト情報が所定ベクトルであるとき Ψ^j＝Ψ^j-12^-1 なる計算を行う累算装置と； 該Ｎビツト情報を受領し、１≦ｊ≦ＭのＭ回に
   おいては該Ｎビツト情報が所定ベクトルでないと
   き該Ｎビツト情報に対応する関数φを格納したア
   ドレスを発生し、Ｍ＋１回目には該所定アドレス
   を発生するアドレス発生手段とを備えたことを特
   徴とするデイジタルフイルタ。