JPS6352202A - デジタル制御方法及びデジタル制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、デジタル制御方法及びデジタル制’＜’ＩＪ
回路に関し、特に、制御Ｊ電圧に対して、被制御回路の
出力が非線形応答をする回路の為のデジタル制御方法及
びデジタル制御回路に関する。

〔従来技術及び発明が解決しようとする問題点〕各種回
路の出力をアナログ制ｉ１１電圧によって変化させるこ
とは、従来から広く行われている。例えば増幅器の利得
制御、発振器の発振周波数制御、遅延回路の遅延時間制
御、減衰器の減衰度制御、フィルタの特性制御など多く
の事例がある。斯かる回路をアナログ制御電圧で制御す
る場合、一般に回転型又はスライド型のポテンショメー
タなどにより行っている。この場合、制御分解能を原理
的には無限小にとれる。しかし、制御ｌ電圧と被制御回
路の出力応答との関係は、一般に非線形であるので、制
？ｉｌｔ圧の変化量に厳密に比例した出力の変化量は期
待できず、特に高精度の調整を必要とする場合には、回
路の非線形性が無視できない。

また、最近のマイクロプロセッサ（ＭＰＵ）を搭載した
機器に応用する場合には、当然制御電圧をデジタル制御
する必要性が生じる。デジタル制御データをデジタル・
アナログ変換器（ＤＡＣ）でアナログ信号に変換して制
御電圧とすることは、従来から行われている。デジタル
制御による制御電圧の制御分解能を向上する為には、デ
ジタル制御データのビット数を増加すればよい、しかし
、それは技術的にもコスト的にも限界があって、デジタ
ル制御分解能は、アナログ制御の場合のように小さくで
きず、デジタル制御特有の誤差を生じる。更に、制御電
圧を等分割する限り、制御電圧に対して被制御ｎ回路の
出力応答が非線形であるので、制御電圧の任意の最小分
割区間に対する出力の変化量は一定にならない、すなわ
ち、出力の変化率が一定でないにも拘らず、制御電圧を
等間隔に分割する為出力の変化率の大きい部分では制？
ＩＩＪ圧分解能に対する出力の変化量は大きくなって制
御分解能の不足をきたすので、高精度の制御の場合には
無視できない、逆に出力の変化率が小さい部分では制御
電圧分解能に対する出力の変化量は、極めて小さくなっ
てしまい、制御分解能を必要以上に小さくする結果とな
りかねない。

従って制御電圧に対して被制御回路の出力応答が非線形
である回路をデジタル制御する場合、制御電圧を等間隔
に分割することは適当な方法ではない、即ち、非線形な
出力を制御する場合には、出力の変化率が大きい部分で
は制御分解能を小さくし、出力の変化率が小さい部分で
は制御分解能をあまり小さくしないという方法で制御す
ることが望ましい、こうすれば制御電圧を等分割して−
様な分解能で制御する場合に比べ、非線形応答の特性に
応じて適当な分解能でデジタル制御することが可能とな
り、実質的に制御誤差が減少できる。

また厳密には、どんなに分解を小さくしても、制御分解
能以下の区間で、出力応答は非線形となるが、必要な精
度を保証する範囲で非線形出力応答を線形近似すること
が望ましい、線形近似することにより、非線形回路の制
御が実質的に線形回路と同じように可能になる。

従って本発明の目的は、制；ｎ電圧に対して被制御ル回
路の出力応答が非線形である回路のデジタル制御方法及
びそのデジタル制御回路を提供することであって、この
デジタル制御方法及び回路によって非線形出力応答の特
性に即した制御及び必要精度を保証する範囲での線形近
似制御を可能にすることである。

〔発明の概要〕

本発明によるデジタル制御方法は、制御電圧に対して被
制御回路の出力応答が非線形である回路を制御する為に
、先ず制御電圧を可変範囲全域にわたり順次変化させ、
被制御回路の出力を検出し、制御電圧ではなく、その出
力の可変範囲全域を２’個の等間隔な区間に分割する。

この時出力の各区間に対応する制御電圧の各区間は、制
御電圧と出力の関係が非線形であるので等間隔にはなら
ない。

この制御電圧の各区間を各区間内で各々線形近似するよ
うに２Ｎ個の微小区間に各々等分割する。

こうすると２＋″個の区間の中で出力の変化率が大きい
区間では制御電圧の変化量（即ち、制御電圧の分解能）
は小さくなり、逆に出力の変化率が小さい区間では制御
電圧の変化量（制御電圧の分解能）は大きくなる。また
、これら２′４個の区間は、各々が区間内で変化率一定
の線形関数として近似される。全体として、被制御ｎ回
路の非線形出力応答関数は、２′４個の線形関数の集合
として近似される０分割数２Ｈ及び２Ｎを適宜設定して
必要な精度を実現できる。

本発明によるデジタル制御回路は、（？ｌ　＋　Ｎ）ビ
ットのデジタル制御データにより制御される。この上位
Ｍビットの値ｍは第１及び第２ランダム・アクセス・メ
モリ（ＲＡＭ）のアドレスＩ旨定をする。第１　ＲＡＭ
の各アドレスには、被制御回路の出力範囲を２′４等分
する為の制御電圧を発生するのに必要なデータを予め格
納している。第１　ＲＡＭの出力は、第１　ＤＡＣに入
力し、第１　ＤＡＣの出力は粗調整用制御電圧となる。

−力筒２　ＲＡＭの出力は第２　ＤＡＣに入力し、第２
　ＤＡＣの出力は任意のｍと（ｓ＋１）の間の粗調整用
制御電圧の線形的イ頃き電圧となるように第２　ＲＡＭ
のアドレスデータは予め調整されている。第２　ＤＡＣ
の出力と下位Ｎビットのデジタル制御御データの値ｎを
乗算器に入力し、その積を微調整用制御電圧とする。粗
調整用制御電圧と微調整用制御電圧が加算器で加算され
て、本発明のデジタル制御回路による制御電圧となる。

〔実施例〕

第２図は、本発明によるデジタル制御方法及びデジタル
制御回路を制御電圧に対して非線形応答する被制御回路
に応用する場合の原理を示すブロック図である。ここで
は被制御回路α匂として、入力及び出力端子を有し、入
出力間の伝達関数を制御電圧Ｖｃで制御する場合を示し
ているが、被制御回路α旧よ制御電圧入力端子以外に入
力端子を持たないものでも良い０本発明のデジタル制御
方法によれば（Ｍ＋Ｎ）ビットのデジタル制御データに
より被制御回路α（至）を制御する場合、先ず被制御回
路の非線形出力を全範囲に渡り２Ｍ個の等区間に分割す
る。これら出力の各分割点に対応する制御電圧の各個は
、被制御回路αｌの非線形性の為に等間隔にならない、
即ち、２″′個の各区間に於て、出力の変化率の大きい
区間に対応する制御電圧の区間の変化量は小さく、出力
の変化率の小さい区間に対応する制御電圧の区間の変化
量は大きくなる。

次に、これら等間隔ではない２Ｍ個の制御電圧の各区間
を夫々２Ｎ個の微小部分に等分割する。こうすると、制
御電圧の分解能は出力の変化率の大きい区間に対しては
小さくなり、出力の変化率の小さい区間に対しては大き
くなるので、非線形被制御回路０υの為の合理的な線形
近似デジタル制御が可能となる。また、本発明のデジタ
ル制御方法を実現する為の回路が線形近似デジタル制御
回路Ｃ！俤である。このデジタル制御回路な鴫は（Ｍ　
＋　Ｎ）ビットのデジタル制御データに応じて、被制御
回路０乃の制御電圧に対する非線形出力応答に対し、合
理的に線形近似（折線近似）したアナログ制ｆｆｌ電圧
Ｖｃを発生する。この回路の詳細な構成については後述
する。

本発明の好適実施例として、第３図に示したブロック図
は、非線形被制御回路として可変遅延回路α場を利用し
て構成したデジタル遅延ｌ制御装置ＧＯ＋を示している
。この実施例で使用している可変遅延回路の１例は、米
国特許出願第８４６，３２０号（日本特許出願６２−６
０８８２号「可変遅延回路」に対応）の明細書に開示し
ているように、複数のインダクタを直列接続し、各接続
点と接地間にデカップリング（減結合）コンデンサーと
可変容量ダイオードとの直列回路を夫々接続し、これら
の可変容量ダイオードに共通の可変制御電圧を印加する
ものである。この可変遅延回路の遅延時間は制御電圧の
変化に対し連続的に変化するが、厳密に言えば、制御電
圧に対する出力応答（遅延時間の変化）は非線形になっ
ている。

第３図のデジタル遅延制御装置叫に於て、入力信号Ｖｉ
ｎは可変遅延回路α榎を通って、例えば３ナノ秒の遅延
範囲内の可変遅延時間Ｔｄだけ遅延した出力信号Ｖｏに
なる。可変遅延時間顛の遅延時間Ｔｄの長さは、可変遅
延回路α咎に印加される可変制御電圧Ｖｃの大きさによ
って制御される。可変制御電圧Ｖｃは、デジタル制御回
路ＱΦによって発生される。

制御電圧Ｖｃの値は、コンピュータαｅにより発生され
制御線（２２）を介してデジタル制御回路（至）へ入力
される（Ｍ＋Ｎ）ビット制御データの値の関数である。

デジタル制御回路ＱΦは、制御線（２２）上のデータの
各個に対して個別の値の制御電圧Ｖｃを出力するので２
Ｍ＋Ｎ個の異なる制御電圧Ｖｃの大きさが得られる。し
たがって、可変遅延回路α（至）の遅延時間Ｔｄは、例
えば、Ｍ＋Ｎ＋！＋＜１６ビツトならば６５５３６個の
異なる時間の１つになる。可変遅延回路０田の遅延時間
の範囲は、例えば１０〜１ポルトの制御電圧入力Ｖｃに
対して６〜９ナノ秒（即ち、遅延変化幅は３ナノ秒）で
ある。

かくして、デジタル制御回路ＱＱにより可変遅延回路α
樽を制御して、入力信号Ｖｉｎを可変遅延時間Ｔｄだけ
遅延した出力信号Ｖｏを発生する。遅延時間Ｔｄの長さ
は、第４図に示すような、コンピュータａＩ９が発生し
た（？Ｉ　＋　Ｎ）ビットの出力データワードの値によ
って制御される。このデータワードの上位Ｍピント及び
下位Ｎピントデータの値は夫々小文字ｍ及びｎで表わす
、Ｍ、Ｎを夫々８ビツトとし、可変遅延回路ＯＩの可変
遅延時間を３ナノ秒とすると、このデジタル遅延制御装
置α呻による遅延時間Ｔｄはピコ秒以下の分解能を有す
る。遅延時間分解能は、制御電圧Ｖｃをより小さい単位
電圧に分解すぺ＜１６ビツトを超える制御ビットに応答
するデジタル制御回路（至）を用いることにより改善で
きる。

第１図は、第３図のデジタル制御回路Ｑ場のブロック図
を示す、この本発明によるデジタル制御回路Ｉ２＠は、
２個のＲＡＭ（２４）　、　（２６）、３個のＤＡＣ（
２８）　。

（３０）　、　（３２）及びアナログ加算回路（３４）
を含む。ＲＡＭ（２４）は、第１図のコンピュータα口
からの制御線（２２）上のデータの上位Ｍビットにより
アドレス指定され、その各アドレスにはＭビットアドレ
スデータの値ｍを特定の制御電圧ＶｅＯ値に関係付ける
データを記憶する。メモリ読出動作モードで、ＲＡＭ（
２４）が値ｍによりアドレス指定されると、アドレスｍ
に記憶されていたデータがＲＡＭ（２４）からＤＡＣ（
２８）に出力される。　ＤＡＣ（２８）は、このデータ
をＲＡＭ（２４）のアドレス指定用データ値ｍの第１可
変関数である電圧Ｖｌ（ｍ）に変換する。コンピュータ
αｅは、自身とＲＡＭ（２４）とを接続しているデータ
入力及びリード／ライト制御線（２３）を介してＲＡＭ
　（２４）の各アドレスにデータを記憶させる。ＲＡＭ
　（２４）に記憶されたデータは変更できるから、ＶＨ
ｍ）の値は任意のｍ値に対して独立して調整できる。

コンピュータαｅからの制御線（２２）上のデータの上
位Ｍビットは、ＲＡＭ　（２６）のアドレス指定にも用
いられる。ＲＡＭ（２６）の各アドレスには、そのアド
レス値ｍに対応した傾きデータを記憶する。コンピュー
タａ匂は、自身をＲＡＭ　（２６）に接続しているデー
タ入力及びリード／ライト制御線（２３）及びアドレス
線（２２）を用いてＲＡＭ　（２６）内に傾きデータを
書込む。メモリ続出動作モードで、ＲＡＭ　（２６）が
値ｍによりアドレス指定されると、アドレスｍに記憶さ
れているデータがＤＡＣ（３０）に送出される。　ＤＡ
Ｃ（３０）は、そのデータをデータ値ｍの第２可変関数
である電圧Ｖｒ（■）に変換する。電圧Ｖｒ　（ｍ）は
、［１ＡＣ（３２）用の基準電圧となる。ＤＡＣ（３２
）は、線（２２）上のデータの下位Ｎビットの値ｎに対
応する電圧ｖ２（ｍ、ｎ）に変換する。電圧Ｖ２（ｍ、
ｎ）はＶｒ　（ｍ）とｎとの積に等しい、　（Ｖ２（ａ
＋、ｎ）＝ｎＶｒ（ｍ））電圧ＶＨｍ）及びＶ２（ｍ、
ｎ）は、アナログ加算回路（３４）で加算され、デジタ
ル制御回路な＠の制御電圧出力Ｖｃ（＋ｗ、ｎ）となる
。

即ち、下記（１）式が成立する。

Ｖｃ（ｍ、ｎ）　＝ＶＨｍ）　＋　ｎ−Ｖｒ（＋Ｉ＋）
　　　　−（１１第５図の上半分に、入力制御電圧Ｖｃ
（ｍ、ｎ）に対する遅延時間Ｔｄについて、可変遅延回
路０乃の伝達関数の微小一部分の例を示す、遅延回路θ
場は１〜ｌＯボルトの入力制御電圧を受けるが、第５図
の実線で示された遅延回路伝達関数の微小部分の制御電
圧Ｖｃ（ｍ、ｎ）の範囲は３．２３８〜３．３−＋ｓボ
ルトである。この制御電圧範囲は、遅延時間Ｔｄの８．
２５４ナノ秒から８．２１８ナノ秒の範囲に対応する。

第５図の下半分に第３図のデジタル制御回路（至）の制
御電圧出力Ｖｃ（ｍ、ｎ）と、こめ回路へのＭ及びＮビ
ット制御データ入力の値ｍ及びｎとの関係を表わすデジ
タル制御回路（至）の伝達関数の微小部分を示す、この
デジタル制御回路ｃ！鴫の伝達関数の微小部分は、前述
した可変遅延回路αＱの伝達関数部分と同じ＜　３．２
３８〜３．３４６ボルトの制御電圧出力Ｖｃ（ｓ、ｎ）
の範囲に対応している。制御回路ｔ２Φの制御電圧出力
Ｖｃ（ｍ、ｎ）は、制御データ入力の値（＋、ｎ）の部
分的線形（折線近似）関数である。（ｍ、ｎ）は（Ｍ＋
Ｎ）ビットのデジタルワードの値を表わす。ｍは上位Ｍ
ビットの値であり、ｎは下位Ｎビットの値である。　Ｒ
ＡＭ（２４）及び（２６）に記憶されたデータは、値ｍ
がＶｃ（ｍ、ｎ）を粗く定め、値ｎが隣接する２つのｍ
値に対応する２つの出力制御電圧間でＶｃ（ｍ、ｎ）を
細かく定めるように調整される。ｎ　、！ｌ＜　０なら
ば、Ｖ２（ｍ、Ｏ）がＯとなり、Ｖｃ（＋ａ、ｎ）はＶ
ｌ　（＋＊）と等しくなる。この場合、Ｖｃ（ｍ、ｎ）
は第１図のＲＡＭ（２４）に記憶されたデータのみによ
って定める。例えば、ｎがＯ１且つｍが５７、即ち（ｍ
、ｎ）　＝（５７，０）の時、制御回路Ｈ（７）出力、
電圧Ｖｃ（５７，０）　＝３．２７４　ホルトになる。

　（ｍ、ｎ）＝（５８，０）の時Ｖｃ　（５８，０）　
＝　３．３１０ボルトトである。　（鴎、ｎ）　＝（５
７，０）と（ｍ、　ｎ）　＝　（５８，０）との間の制
御回路伝達関数の傾きは、第１図のＤＡＣ（３０）の出
力したＶｒ’（５７）の値で決まる。　ＲＡＭ（２６）
のアドレス（５７）に記ｔなされるデータは（ｍ、　ｎ
）　＝　（５７゜０）と軸、ｎ）　＝（５８，０）との
間の制御回路伝達関数が直線的かつ連続的になるように
選定される。即ち、ＲＡＭ（２６）に記憶されるデータ
は、（ｍ、Ｏ）と（ｍ＋　１　、０）との間の伝達関数
の傾きＶｒ（ｓ＋）が次式（２）で決まるように選定さ
れる。

Ｖｒ（ｍ）＝　　（Ｖｌ（ｍ＋１）−ＶＨｍ））　　／
２’　　　　・・　（２１上記（１）式より、ｖｃ（ｍ
＋ｎ）の値はｎの値に比例して増加する。仮に、Ｍ及び
Ｎを夫々８ピントとすると、ｍ及びｎは各々、最大２５
６個の数をとり得る。第５図から判るように、（閤、ｎ
）　＝（５７，０）に対する制御電圧出力Ｖｃは３．２
７４ボルトであり、（ｓ、ｎ）＝　（５８，０）に対す
る制御電圧出力Ｖｃは３．３１０ボルトである。よって
、ｍ＝５７に対するＶｒ（ｍ）ずなわちＶｒ　（５７）
が次式（３）のようになるようＲＡＭ　（２６）のデー
タは選定される。

Ｖｒ（５７）　＝　＜３．３１０−３．２７４）／２５
６＝Ｏ，０Ｏ０１４１ポルト・・・（３） その結果、（ｍ、ｎ）　＝　（５７，０）から（ｍ、　
ｎ）　＝　（５８，Ｏ）までのＶｃの変化は、ｎの値の
全範囲（０〜２５５）に亘って略ｎの連続線形関数とな
る。制御データ値（ｍ、ｎ）が（５７，１５４）であれ
ば、第５図に示すようにその制御電圧出力Ｖｃは３．２
９６ボルトになる。このように、ｍの値は、ｖ、Ｃ（１
，Ｑ）を粗く定め、ｎの値はＶｃ（ｏ＋、ｎ）を細かく
定める。

第５図では、（＋ｉ、ｎ）値に対応する可変遅延回路Ｑ
′ａの遅延時間Ｔｄは一目で判るように、両グラフのＶ
ｃ軸を揃えである０例えば、（偏、ｎ）　＝　（５７，
０）のとき、制御電圧Ｖｃは３．２７４ボルトであり、
この制御電圧値によって得られる遅延時間Ｔｄは８．２
４２ナノ秒であると判る。同様に、　（ｍ、　ｎ）　＝
　（５８，Ｏ）のときのＴｄは８．２３０ナノ秒である
と判る。

第１図のデジタル制御回路１１２１内のＲＡ？Ｉ　（２
４）に記憶されたデータは、ｎ＝ｏのとき可変遅延回路
αＱの遅延時間Ｔｄがデジタル制御回路ローに与えられ
るＭビット制御データの値ｍの線形関数となるように調
整される。第５図から判るように、（ｍ、ｎ）−（５６
，０）のときＴｄは８．２５４ナノ秒である。ｎが００
ままｍが５７へ増えると、Ｔｄは、０．０１２ナノ秒減
少して８．２４２ナノ秒になる０ｍが更に５８へと増加
すると、Ｔｄは再び０．０１２ナノ秒減少して８．２３
０ナノ秒になる。ＲＡＭ　（２４）に記憶されるデータ
は、ｎ＝Ｏとして任意のｍ値についてｍが１だけ増えた
とき、Ｔｄが０．０１２ナノ秒だけ減少するように選定
される。

要するに、第１図及び第５図から判るように、制御電圧
Ｖｃ（ｏ＋、ｎ）の値は、粗調整信号Ｖｌ（ｉｔ）と微
調整信号Ｖ２（ｍ、ｎ）の和であり、Ｖ２（ＩＩＩ、ｎ
）は、ｎと基準信号Ｖｒ（＋ｉ）の積である。また、関
数Ｖｌ（幻は、可変遅延回路α榎の遅延時間Ｔｄが、ｎ
＝ｏのときｍの線形関数となるように、ＲＡＭ　（２４
）に記ｔαされる一タ値を調整することにより決まる。

ｎ＝０のときｍの線形関数になるとは、Ｔｄ（ｍ、０）
　＝ａｍ＋ｂ（ａ。

ｂは定数）となることである。更に、関数Ｖｒ（ｍ）は
、Ｖｃ（ｍ、０）とＶｃ（ｍ＋１．０）　との間で、Ｖ
ｃ（ｍ、ｎ）がｎに対して線形に変化するよう上記（２
）式に従ってＲＡＭ　（２６）にデータ値を記憶させる
ことにより決まる。

このようにして、ＲＡＭ　（２４）、（２６）のデータ
が決まると、第１図のデジタル制御回路ＱＩ１１はＴｄ
とｍ値との関係を線形にし、且つＴｄと（ＭＡＮ）ビッ
ト入力制御データとの関係も路線形的にする。第５図に
おいて、（ｍ、　ｎ）　＝　（５７，１５４）であれば
、デジタル制御回路ＱΦの出力電圧Ｖｃは３．２９６ボ
ルトである。この電圧による実際の遅延時間はＴａ　（
約８．２３９ナノ秒）である。しかし、コンピュータ叫
は、ｌ？Ａ？Ｉ　（２４）　。

（２６）の記憶データを決定するとき、可変遅延回路Ｃ
１ｍの伝達関数を第５図に破線で示すように折線近似に
よるモデル化を行っているので、コンピュータＱ５１が
ｍ及びｎの値を夫々５７．１５４にセットしたとき、そ
の近似遅延時間Ｔｉは可変遅延回路α勾の折線近似関数
とＶｃ＝３．２９６との交点で決まる約８．２３６ナノ
秒になる。ＴａとＴｉとの差は、Ｖｃ　＝　３．２７４
ボルトとＶｃ＝３．３１０ボルトとの間のＴｄの非線形
性によって生じる誤差である。この誤差を小さくするに
は、（ＲＡ？Ｉの容量を増加させる必要があるが）制御
データＭのビット数を増加させて可変遅延回路０榎の折
線近似関数をより実際の関数に近づけるようにすればよ
い。

ＲＡＭ　（２４）、（２６）の記憶データを適正に決定
するためには、可変遅延回路へ鴫の応答特性を測定する
必要がある。第３図に戻り、可変遅延回路Ｏ１の出力信
号ｖＯは、コンピュータαＱの制御によりスイ。

チ（３６）を介して可変遅延回路α榎の入力端へ帰還さ
れる。可変遅延回路Ｑｌの入力端には、同じ（コンピュ
ータＱ＋９によって制御されるスイッチ（４０）を介し
てパルス発生器（３８）の出力が入力される。デジタル
制御回路（至）へ入力される特定のｍ値に対応する遅延
時間Ｔｄを求めるためには次のような手順をとる。まず
、コンピュータαＱがスイッチ（３６）　、　（４０）
を閉じると共に、ｍをその特定値にセントし、且つｎを
０にセントする０次に、パルス発生器（３８）へ制御信
号を送り、可変遅延回路ａ（至）へパルスを出力させる
。このパルスは、可変遅延回路α梼を通って再び可変遅
延回路（１１の入力端へ戻って（る、よって、このパル
スは、スイッチ（３６）を開（まで、可変遅延回路α樽
及びスイッチ（３６）を通って循環する。このとき、入
力端がスイッチ（３６）の一端に接続された周期カウン
タ（４２）によりスイッチ（３６）を通過するパルスの
発生間隔（周期）を測定し、その測定結果データをコン
ビエータａｓへ送る。コンピュータα鴫は、このデータ
から、ｍの特定値に対応する可変遅延回路α樽の遅延時
間Ｔｄを算出する。

そこで、コンピュータαｅは、ＲＡＩＩ　（２４）のア
ドレスｍに記憶されたデータの値を増加または減少させ
て、そのｍ値に対する遅延時間が予期する遅延時間とな
るようにする。この測定及び調整過程を繰返すことによ
り、コンピュータＯＱは、可変遅延回路α樽の遅延時間
Ｔｄが、線（２２）上のデータの上位Ｍピントの値ｍの
線形関数となるよう、各ｍ値に対してＲＡｌ’ｌ　（２
４）内のデータ値を調整する０次に、コンピュータａｔ
ａは、ＲＡＭ　（２６）内のデータ値を上記（２）式に
従って選定して、Ｖｃ値が線（２２）上のデータの下位
Ｎビットの値ｎに比例して微小変化するようになす。

このように、デジタル制御回路（至）は、遅延時間が制
御電圧の大きさの非直線関数である可変遅延回路に対す
る制御電圧を発生する。デジタル制御回路（至）の出力
電圧Ｖｃは、デジタル制御データ入力の値により決まる
が、デジタル制御回路Ｑ場はデジタル制御データ入力の
各個に対して出力する制？１電圧Ｖｃの値を独立して調
整する手段を有する。制御データ入力の１範囲に対する
可変遅延回路ａ樽の遅延時間応答を測定し、制御電圧Ｖ
ｃを調整することによって、可変遅延回路Ｏｌの非線形
応答が線形近似（折線近似）され、その遅延時間がデジ
タル制御回路四へのデジタル制御データ人力の路線形的
な関数になる。

このように本実施例では、非線形応答の可変遅延回路を
利用して、遅延時間を高分解能かつ線形的に制御可能な
デジタル遅延制御装置を実現している。

以上本発明の１実施例としてデジタル遅延制御装置を構
成したが、この中で用いた可変遅延回路のデジタル制御
回路は、この実施例以外にも種々応用可能である。即ち
制Ｊ’ｌｊ電圧に対して被制御回路の出力が非線形応答
する可変利得増幅器、可変減衰器、電圧制御発振器等の
各種回路に対し、非線形応答に適した線形近似を可能に
するものであって、様々に応用可能であることは当業者
にとって明らかである。

〔発明の効果〕

本発明のデジタル制御方法及びデジタル制御回路によれ
ば、制御電圧に対して非線形出力応答する様々な被制御
回路について、それらの回路の出力可変範囲を複数の等
区間に分割し、次にこれら出力の各区間に対応する制御
電圧の各区間を更に複数の等区間に分割して線形近似（
折線近似）制御することにより、回路の非線形出力応答
に応じて適切な制御電圧の分解能がとれるので、極めて
合理的な線形近似デジタル制御が可能となり、応用範囲
は極めて広い。また、デジタル制御データをＭ及びＮビ
ットに分割したことにより、メモリ容量の節約及びＤＡ
Ｃの分解能（ビット数）の低減によりコストも低減でき
る上に、高精度のデジタル制御を可能にしている。

【図面の簡単な説明】

第１図は本発明によるデジタル制御回路Ｑ＠のブロック
図、第２図は本発明の応用例の原理図、第３図は本発明
を応用したデジタル遅延制御装置（ｌｏｔのブロック図
、第４図はデジタル制御回路０１を制御するデジタル制
御データを示す図、第５図は可変遅延回路α目の伝達関
数及び線形近似関数を一部分拡大して示した図であるゆ （２４）　、　（２６）は第１及び第２記憶手段、（２
８）　、　（３０）は第１及び第２変換手段、（３２）
は乗算手段、（３４）は加算手段である。

Claims (1)

1. 【特許請求の範囲】 １、制御電圧に対して被制御回路の出力が非線形応答を
   する回路のデジタル制御方法であって、上記回路の可変
   範囲の出力を、複数の等間隔に分割することと、各分割
   点の出力に対応する複数の制御電圧の各区間を各々線形
   近似するように複数の微小制御電圧に分割することとを
   順次行い、上記回路の非線形応答を線形近似することを
   特徴とするデジタル制御方法。 ２、制御電圧に対して被制御回路の出力が非線形応答を
   する回路のデジタル制御回路であって、制御用デジタル
   信号の第１部分を受けるランダム・アクセス型の第１及
   び第２記憶手段と、該第１及び第２記憶手段のデジタル
   信号を各々アナログ出力に変換する第１及び第２変換手
   段と、該第２変換手段の出力及び上記制御用デジタル信
   号の第２部分の値の積を出力する乗算手段と、該乗算手
   段の出力及び上記第１変換手段の出力の和を出力する加
   算手段とを具え、該加算手段の出力を上記回路の制御電
   圧とすることにより、上記回路の非線形応答を線形近似
   することを特徴とするデジタル制御回路。