JPS6352471A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体記憶装置に関するものであり。

特に、スタティックＲＡＭ　（Ｓ−ＲＡＭ）に適用して
有効な技術に関するものである。

〔従来の技術〕

ＭＩＳＦＥＴのドレイン領域端で発生するホットキャリ
アを減少するための技術に、ＬＤＤ　（Ｌｉｇｈｔｌｙ
　　Ｄｏｐｅｄ　　Ｄｒａｉｎ）がある。

これは、５−ＲＡＭのメモリセルを構成するＭＩＳＦＥ
Ｔにおいても有効である。なお、ＬＤＤ技術に関しては
、例えば、サイエンスフォーラム社。

昭和５８年１１月２８日発行、「超ＬＳＩデバイスハン
ドブックＪ、ｐ４６に記載されている。

〔発明が解決しようとする問題点〕

本発明者は前記技術を検討した結果、次の問題点を見出
した。

５−ＲＡＭの情報は、フリップフロップ回路の交差接続
された２つのＭＩＳＦＥＴのゲート電極と半導体基板及
びソース、ドレイン領域との間の容量に蓄積される。こ
の容量はＭＩＳＦＥＴをＬＤＤ構造にすると、ゲート電
極とオーバラップするソース、ドレイン領域の端部が低
濃度領域となるため減少する。すなわち、ソフトエラー
が生じ易くなる。

本発明の目的は、半導体基板上の一部のＭ　Ｉ　５ＦＥ
Ｔはドレイン領域端部でのホットキャリアの発生率を低
減させ、メモリセルでは情報の保持特性を向上させるこ
とにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔問題点を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

すなわち、周辺回路の一部のＮチャネルＭＩＳＦＥＴの
ソース、ドレイン領域は第１半導体領域とこれより不純
濃度の低い第２半導体領域とで構成し、メモリセルのＭ
ＩＳＦＥＴは第１半導体領域のみで構成する。

〔作用〕

上記した手段によれば、一部のＭＩＳＦＥＴではドレイ
ン領域端部の電界が緩和されるのでホットキャリアの発
生率が低減し、メモリセルではゲート電極とソース、ド
レイン領域の間の容量が増加するので情報の保持特性が
向上する。

〔実施例〕

第１図は、本実施例の５−ＲＡＭのメモリセルの平面図
、第２図は、前記メモリセルのデータ線を除いて示す平
面図、第３図は、第１図のＡ−Ａ切断線における断面図
である。第４図は１周辺回路の入出力バッファ回路の最
終段を構成するＭＩＳＦＥＴの断面図であり、第５図は
それの等価回路である。なお、第１図及び第２図は、メ
モリセルの構成を見易くするため、フィールド絶縁膜以
外の絶縁膜を図示していない。

まず、メモリセルの構成を説明する。

第１図乃至第３図において、１はＰ−型単結晶シリコン
からなる半導体基板であり、その表面にメモリセルのパ
ターンを規定するように、表面の選択酸化による酸化シ
リコン膜からなるフィールド絶縁膜３が形成しである。

４はｉ型ウェル領域２（第４図参照）を除くフィールド
絶縁膜３の下部に設けたｐ型チャネルストッパ領域であ
る。

メモリセルは１選択Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑｓｘ　
、　Ｑ５２と、フリップフロップ回路を構成する駆動Ｍ
　Ｉ　５ＦＥＴＱｏ　１．Ｑｏ　２　、ｍ抗素子Ｒ１，
Ｒ２がらなっている。選択Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ
ｓｔ　、ＱＳ２は、半導体基板１の表面の酸化による酸
化シリコン膜からなるゲート絶縁膜５Ａ、例えばＣＶＤ
による多結晶シリコン膜からなるゲート電極６Ｇ＋、６
Ｇ２．半導体基板１のゲート電極６Ｇ＋　、６Ｇ２の周
側部の表面に設けたソース、ドレイン領域であるｎ゛型
半導体領域（第１半導体領域）７Ａがらなっている。ゲ
ート電極６Ｇ１．６Ｇ２は、ワード線ＷＬと一体に形成
しである。駆動ＭＩＳＦＥＴＱｏ　ｓ　、０口２は、酸
化シリコン膜からなるゲート絶Ｒ膜５Ａ、例えば多結晶
シリコン膜からなるゲート電極６Ｇ３．６Ｇ４　、半導
体基板１のゲート電極６０ｓ　、６Ｇ４の両側部に形成
したｎ４型半導体領域（第１半導体領域）７Ａ（及び８
）がらなっている、駆動Ｍ　Ｉ　Ｓ　ＦＥＴＱｏ　、の
ドレイン領域であるｎ゛型半導体領域７Ａは、選択ＭＩ
ＳＦＥＴＱｓ２のソース又はドレイン領域と一体に形成
しである。なお、に型半導体領域１ｏは、半導体基板１
のゲート絶縁膜５Ａを選択的に除去してなる開口１１か
ら露出している表面に形成しである。ソース領域である
ｎ゛型半導体領域７の所定部分には１例えばゲート電極
又はワード線と同一層からなる導電層１６が関口１１を
通して接続している。

ソース領域は、導電層１６を通して、回路の接地電位Ｖ
　ｓ　ｓ例えば０■に接続している。ゲート電極６Ｇ３
の一端は、選択Ｍ　Ｉ　Ｓ　ＦＥＴＱｓｔのソース又は
ドレイン領域であるｎ″″型半遵体領域７Ａに、ゲート
絶９ｒＩＸ５Ａを選択的に除去してなる関口１１を通し
て接続している。他端は、駆動ＭＩＳＦＥＴＱ口２のド
レイン領域の一部であるｎ゛型半導体領域１０に、開口
１１を通して接続している、駆動ＭＩ　５ＦＥＴＱｏ　
２のゲート電極６Ｇ４は、その一端が選択Ｍ　Ｉ　Ｓ　
Ｆ　Ｅ　Ｔ　Ｑ３２のソース又はドレイン領域あるいは
駆動ＭＩＳＦＥＴＱ。１のドレイン領域の一部であるぎ
型半導体領域１０に、関口１１を通して接続している。

このように、駆動ＭＩ　５ＦＥＴＱｏ　１のゲート電極
６Ｇ３を駆動ＭＩ　５ＦＥＴＱｏ　２のｎ゛型半導体領
域１０に、駆動Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　Ｄ　２の
ゲート電極６Ｇ４を駆動Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　ＴＱｏ　
ｒのｎ゛型半導体領域１０に接続することによって、フ
リップフロップ回路の交差接続を成している。抵抗素子
Ｒｓ　、　Ｒ２は、例えばＣＶＤによる第２層目の多結
晶シリコン膜からなっている。抵抗素子Ｒ１は、それと
−体に形成された多結晶シリコン膜からなる導電層１５
によって、一端が接続孔１４を通して、選択Ｍ　Ｉ　Ｓ
　ＦＥＴＱＳ＋のソース又はドレイン領域であるｎ゛型
半導体領域７Ａ及び駆動ＭＩＳＦＥＴＱＱ＆のゲート電
極６０　ｓに接続している。他端は、導電層１５によっ
て＠源電位Ｖｃｃ例えば５ｖに接続される。抵抗素子Ｒ
２は、その一端が導電層１５によって接続孔１４を通し
て、駆動ＭＩＳＦＥ　Ｔ　Ｑ　ｏ　ｔのドレイン領域で
あるｎ′″型半導体領域７Ａ及び駆動ＭＩＳＦＥＴＱＯ
２のゲート電極６Ｇ４に接続している。他端は、導電層
１５によってｆｆｉｇｆｌｉ位Ｖ　ｅ　ｃ例えば５ｖに
接続している。

抵抗素子Ｒ１，Ｒ２及び導電Ｍ１５は、例えばＣＶＤに
よる酸化シリコン膜からなる絶縁膜１３の上に設けであ
る。抵抗素子Ｒ１，Ｒ２及び導電層１５の上を例えばＣ
ＶＤによるリンシリケートガラス（ＰＳＧ）膜からなる
絶縁膜１７が覆っている。絶、１１８１７上を例えばス
パッタによって形成したアルミニウム膜からなるデータ
線ＤＬ、Ｄてが延在している。データ線ＤＬ、ＤＬは、
絶縁膜１７．１３及びゲート絶縁膜５Ａを除去してなる
接続孔１８を通して、それぞれ選択ＭＩＳＦＥＴＱｓ１
．Ｑ２のｎ゛型半導体領域７Ａに接続している。

選択Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑｇｔ　、　Ｑｓ２及び
駆動ＭＩＳＦＥＴＱｏ　ｓ　、Ｑｏ　２のソース、ドレ
イン領域は。

実質的に不純物濃度が１０　”　ａｔｏｍｓ／　ｃ＋ｊ
程度の高濃度領域７Ａからなっている。また、ゲート電
極６　Ｇ　１〜６０　ｍの側部には、例えばＣＶＤによ
る酸化シリコン膜からなるサイドウオールスペーサ１２
が形成しであるが、これによってはｎ０型半導体領域７
Ａは規定されていない、ｎ゛型半導体領域７Ａは、ゲー
ト電極６　Ｇ　ｓ〜６　Ｇ　４によって規定されてその
下部に廻り込んでいる。これにより、特に、駆動ＭＩ　
５ＦＥＴＱｏ　ｈ　、Ｑｏ　２のゲート電極６Ｇ３．５
Ｇ４つまりメモリセルの記憶ノードに付随する寄生容量
（ミラー容量）の増加が図られている。これにより、情
報の保持特性が向上する。また、メモリセル（少なくと
も駆動ＭＩＳＦＥＴＱｏ　１．Ｑｏ　２）のゲート絶ｇ
膜５Ａは、後述する周辺回路のＭＩＳＦＥＴのそれより
薄くされる。これにより、さらにメモリセルの記憶ノー
ドの寄生容量を大きくできるゆ なお、選択Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑｓｌ、　Ｑｓ２
のソース、ドレイン領域は、チャネル領域側を低濃度領
域にしたＬＤＤ掃造（後述する〜ｌｌ５ＦＥＴＱ２の構
造）にしてもよい。また、ＭＩ　５ＦＥＴＱ２　、Ｑ７
のソース、ドレイン領域を高濃度領域７Ａのみで形成し
てもよい、このとき他の周辺回路を構成するＭＩＳＦＥ
ＴはＬＤＤ構造とされる。

ゲート電極６　Ｇ　ｓ〜６Ｇ４及び導電層１６は、多結
晶シリコン膜に限定されるものではなく、例えばＭｏ、
Ｗ、Ｔａ、Ｔ　ｉ等の高融点金属膜又はそのシリサイド
膜で構成してもよい、又は多結晶シリコン膜の上に前記
高融点金属膜又はシリサイド膜を積層した２層膜（ポリ
サイド膜）で構成してもよい。

次に、出力バッファ及び入力バッファを構成しているＭ
ＩＳＦＥＴのうちの一部のＭＩＳＦＥＴの構成について
説明する。出カバソファ及び入力バッファの一部を第５
Ａ図及び第５Ｂ図に夫々示す。

第５Ａ図において、Ｑ、はＰチャネルＭ　Ｉ　Ｓ　ＦＥ
Ｔ、Ｑ２　、Ｑｓ　、Ｑ４はＮチャネルＭ　Ｉ　Ｓ　Ｆ
　ＥＴである。ＭＩ　５ＦＥＴＱ＋　、Ｑ２は内部回路
の出力をそのゲートに共通の入力として受けるＣ　ＭＯ
Ｓ　（［Ｍ型Ｍｏ５）インバータを構成し、その出力が
Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｓのゲート電極に供給さ
れている−　Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　４は、Ｎチ
ャネルＭＩＳＦ　Ｅ　Ｔ　Ｑ　ｓに直列に接続されてい
る。ＭＩＳＦＥＴＱ４のゲートには出力バッファの出力
のタイミングを制御するための制御信号φが供給される
。

ＭＩ　５ＦＥＴＱｓ　、Ｑ４の出力は出力端子ＯＵＴ、
つまり外部端子としてのポンディングパッドに接続され
ている。第５Ｂ図において、ＱｓとＱ７はＮチャネルＭ
Ｉ　５ＦＥＴ、ＱｓはＰチャネルＭＩＳＦＥＴ、Ｒは抵
抗である。Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｓとＱ７は、
ＣＭＯＳインバータを構成し、その出力は内部回路に供
給される。入力端子ＩＮに供給された入力信号は、入力
保護抵抗Ｒを通してＣＭＯＳインバータの入力に供給さ
れる一方で、ＭＩＳＦ　Ｅ　Ｔ　Ｑ　ｓからなる保護素
子に供給される。ＭＩＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｓのゲート
は、そのソース又はドレイン領域の一方と共通にされ接
地電位に接続される。

Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｓ〜Ｑ７のうち、ＭＩＳ
ＦＥＴＱ１〜Ｑ３を第４図に示す。

第４図において、２はに型ウェル領域であり、この内に
ＰチャネルＭ　Ｉ　Ｓ　ＦＥＴＱ＋　ｔ！−構成しであ
る。ＰチャネルＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｓは、ゲ
ート絶！ａ膜（ＳｉＯ２）Ｓ、例えばＣＶ　Ｄ　ニよる
多結晶シリコン膜からなるゲート電極６Ｇ６．ウェル領
域２のゲート電極６　Ｇ　ｇの両側部の表面に形成した
ソース、　ドレイン領域であるＰ゛型半導体領域９から
なっている。ソース、ドレイン領域であるｐ００型半導
領域９は、サイドウオールスペーサ１２によって規定し
たものであるが、ゲート電極６Ｇ６の下部に廻り込んで
いる。ＭＩＳＦＥＴＱｓは、Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　
Ｑ　１と同一の構造とされる。

ＮチャネルＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　２は、ゲート
絶！＃膜（ＳｉＯｚ）５、ゲート電極６Ｇ５、ソース、
ドレイン領域を構成するｎ型半導体領域８及びこれより
高い不純物濃度で深い接合深さを有するｎ゛型半導体領
域７からなっている。すなわち、ＬＤＤ構造とされてい
る。ｎ型半導体領域８は、サイドウオールスペーサ１２
の下部に形成してあり、ゲート電極６　Ｇ　ｇの下部に
廻り込んでいる。に型半導体領域７は、ゲート電極６０
　ｓの下には廻り込んでいない。このように構成するこ
とによって。

ＮチャネルＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　２の動作時に
おけるドレインの端部の電界を緩和するようにして、ホ
ットキャリアの発生率を減少させている。ＭＩＳＦＥＴ
Ｑフは、Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　２と同一の構造
とされる。

ＮチャネルＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｓは、ゲート
絶縁膜（ＳｉＯｚ）５．例えば多結晶シリコン膜からな
るゲート電Ｖｉ６　Ｇ　？　、半導体基板１のゲート電
極６Ｇフの両側部の表面に形成したソース、ドレイン領
域であるｎ゛型半導体領域７Ａからなっている。

ＮチャネルＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　４及びＱｓも
同様の構成になっている。さらには、抵抗Ｒをｎ′″型
半導体領ｍ７Ａで形成してもよい。このように、入力バ
ッファの最初の入力段であるＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　
Ｑ　ｓ（及び抵抗Ｒ）と出カバソファの最終出力段であ
るＮチャネルＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ａとのソー
ス、ドレイン領域は不純物濃度の高いｎ゛型半導体領域
７Ａのみからなっている。ゲートｆ４ｍ６ａｔの側部に
は酸化シリコン膜からなるサイドウオールスペーサ１２
が形成しである。ｎ４型半導体領域７Ａは、ゲート電極
６　Ｇ　？下に廻りこんでいる。これにより、ゲート電
極６　Ｇ　７と半導体基板１の間及び半導体装置の静電
破壊耐圧が高められる。ゲート電極６　Ｇ　ｓ　〜６　
Ｇ　７は、Ｍｏ、Ｗ、Ｔａ、Ｔｔ等の高融点金属膜によ
って構成してもよく又それらのシリサイド膜によって構
成してもよい、あるいは、多結晶シリコン膜の上に前記
高融点金属膜又はシリサイド膜を形成して２層膜によっ
て構成してもよい。１９はデータＭＤＬ、ＤＬと同様の
アルミニウム膜からなる導電層である。

以上、説明したように、本実施例の種々のＭＩＳＦＥＴ
によれば１次の効果を得ることができる。

（１）メモリセルを構成するＭ　Ｉ　Ｓ　ＦＥＴＱｓ＋
、Ｑｓ２．Ｑｏ　１．Ｑｏ２のソース、ドレイン領域を
高濃度領域７のみによって構成していることにより、ゲ
ートｆｆ電極６　Ｇ　ｒ〜６　Ｇ　４に付随する容量が
大きくなるので、情報の保持特性を向上することができ
る。

（２）周辺回路の最終段以外のＮチャネルＭＩＳＦＥＴ
のソース、ドレイン領域を低濃度領域８と高濃度領域７
とで構成（ＬＤＤ）Ｌ、たことにより、ドレイン領域の
端部の電界が緩和されるので、ホットキャリアの発生率
を低減することができる。

（３）人出力バッファの最終段のＮチャネルＭＩＳＦＥ
Ｔのソース、ドレインを高濃度領域７のみによって構成
していることにより、ゲート電極６Ｇ７のミラー容量を
高めることができるので、静電破壊耐圧を高めることが
できる。

次に、製造方法を説明する。

第６図乃至第１９図は、製造方法を説明するための断面
図であり、そのうち図番が偶数番のものは第３図と同一
部分の断面図であり、図番が寄数番のものは第４図と同
一部分の断面図である。

第６図及第７図に示すように、ｐ−型半導体基板１のＰ
チャネルＭＩＳＦＥＴが構成される領域に、イオン打込
み、熱拡散等によってｎ−型ウェル領域２を形成する。

この後、フィールド絶縁ｇＩ３を形成するためのマスク
を用いたイオン打込によってＰ型不純物例えばボロン（
Ｂ）を導入してｐチャネルストッパ領域４を形成し、ま
た半導体基板１の表面を酸化してフィールド絶縁膜３を
形成する。

フィールド絶縁膜３を形成した後に、それを形成するた
め及びチャネルストッパ領域４を形成するために用いた
マスクは除去する０次に、半導体基板１のフィールド絶
縁膜３から露出している表面を熱酸化することにより、
酸化シリコン膜からなるゲート絶縁膜５を形成する。さ
らに、周辺回路の領域をマスクで覆った状態でメモリセ
ルを形成すべき領域の絶縁膜５を除去する。再度、露出
した基Ｆｉ１表面を熱酸化することにより、絶縁膜５よ
り薄い酸化シリコン膜からなるゲート絶縁膜５Ａを形成
する。多結晶シリコン膜６には例えばイオン打込み、熱
拡散等によってＮ型不純物例えばヒ素（Ａｓ）を導入す
る０次に、多結晶シリコン膜６に含有された不純物（Ａ
ｓ）をアニールによって半導体基板１の開口１１から露
出している表面に拡散してｎ゛型半導体領域１０を形成
する。

次に、第１０図及び第１１図に示すように、図示してい
ないレジスト膜からなるマスクを用いたエツチングによ
って、多結晶シリコン膜６をパターニングしてゲート電
極６　Ｇ　、〜６Ｇ７　（この他全てのゲート電極）を
形成する。

次に、第１２図及び第１３図に示すように、半導体基板
ｌ上のＰチャネルＭＩＳＦＥＴが形成される領域にレジ
スト膜からなるマスク２０を形成する１次に、マスク２
０及びゲート電極６Ｇをイオン打込みのマスクとして、
Ｎ型不純物例えばリン（Ｐ）を半導体基板１の表面に導
入することより、ｎ型半導体領域８を形成する。リンに
代えてヒ素（Ａｓ）を不純物として用いてもよいａ　ｒ
ｌ型半導体領域８は、センスアンプ、デコーダ、入出力
バッファ等の周辺回路のＮチャネルＭ　Ｉ　Ｓ　Ｆ　Ｅ
Ｔのうち、入力又は出カバソファの初段又は最終段以外
のＮチャネルＭＩＳＦＥＴのソース、ドレイン領域の一
部となる。ｚ１型型半体領域８を形成した後に、レジス
ト膜からなるマスク２ｏを除去する。

次に、第１４図及び第１５図に示すように、半導体基板
１上に、ソース、ドレインが高濃度領域７Ａのみからな
るすなわちシングルドレインのＮチャネルＭ　Ｉ　Ｓ　
ＦＥＴを露出するようなパターンのレジスト膜からなる
マスク２１を形成する。次に、ゲート電極６Ｇ及びレジ
スト膜からなるマスク２１をマスクとしたイオン打込み
によってＮ型不純物例えばリンを半導体基板１の表面に
導入する。このリンは、領域８形成のためのリンよりも
大きいイオン打込みエネルギ、大きいドーズ量で導入さ
れる。このイオン打込みの後に、レジスト膜からなるマ
スク２１を除去し、アニールによってｎ°型半導体領域
７Ａを形成する。アニールによって、領域７Ａはゲート
電極下にまで拡散によって廻り込むと共に、深いブロー
ドな不純物濃度分布を持つようにされる。

このように、入力又は出カバソファの初段又は最終段の
ＮチャネルＭ　Ｉ　Ｓ　Ｆ　Ｅ　ＴＱｓ　、　Ｑ４のソ
ース、ドレインを形成する工程と同一工程で、メモリセ
ルを構成するそれぞれのＭＩＳＦＥＴＱｓｌ、Ｑ３２．
ＱＤ　１．ＱＤ２のソース、ドレインを高濃度Ｗ７Ａの
みからなるように形成する。

これにより、メモリセルの著積ノードにおける寄生容量
を増加させ、ソフトエラーを防止できる。

一方、周辺回路、特に外部端子に接続された素子の破壊
を防止し、半導体装置の静電破壊耐圧を向上することが
できる。すなわち、これらのＭＩＳＦＥＴをＬＤＤ構造
とするよりも、高濃度に高いエネルギでゲート電極をマ
スクとして不純物が導入されるので、ゲート電極とソー
ス、ドレイン領域との重なり面積を広くできる。一方、
領域７Ａと基板１との間のＰＮ接合のブレークダウン電
圧を、領域８と基板ｌとの間のそれより小さくできるの
で、これらのＭＩＳＦＥＴ自体及びこれらに接続される
Ｍ　Ｉ　Ｓ　ＦＥＴのゲート絶縁膜の破壊を防止できる
。なお、領域７Ａのための不純物としてヒ素を用いるこ
ともできる。しかし、本実施例のようにリンを用いてそ
の大きな拡散係数を利用することによって、さらに上記
の効果を顕著なもとすることができる。さらに、領域７
Ａと基板１とのＰＮ接合の破壊に敗る電圧も大きくする
ことができる。

次に、第１６図及び第１７図に示すように、例えばＣＶ
Ｄにより基板上全面に堆積した酸化シリコン膜を反応性
イオンエツチング（ＲｆＥ）することによって、それぞ
れのゲート電極６Ｇの側部にサイドウオールスペーサ１
２を形成する６次に、ｎ−ウェル領域２の上すなわちＰ
チャネルＭＩＳＦＥＴが構成される領域の上を覆うパタ
ーンのレジスト膜からなるマスク２２を形成する。マス
ク２２及びそれから露出しているゲート電極６Ｇを主な
マスクとしたイオン打込みによってＮ型不純物例えばヒ
素（Ａｓ）を半導体基板１の表面に導入して、ソース、
ドレインが高濃度領域と低濃度領域からなるＮチャネル
ＭＩＳＦＥＴの高濃度領域７を形成する。このイオン打
込みは例えば領域７Ａのためのヒ素の場合と同等の打込
みエネルギと不純物ドーズ量で行なわれる。このため、
領域７はアニール後に領域７Ａ内に含まれる。この後に
。

レジスト膜からなるマスク２２を除去し、アニールを行
う。

次に、第１８図及び第１９図に示すように、Ｐチャネル
Ｍ　Ｉ　Ｓ　ＦＥＴが構成される領域を露出したパター
ンのレジスト膜からなるマスク２３を半導体基板１上の
全域に形成する。次に、マスク２３及びそれから露出す
るゲートｆｆ１ｔＪｉ６Ｇとサイドウオール１２をマス
クとしたイオン込みによって、Ｐ型不純物例えばボロン
をｎ−型ウェル領域２の表面に導入し、アニールしてＰ
チャネルＭ　Ｉ　Ｓ　Ｆ　ＥＴのソース、ドレイン領域
であるＰ４型型半体領域９を形成する。イオン打込みの
後アニール前に、レジスト膜からなるマスク２３を除去
する。

この後、周知の技術によって、アルミニウム膜からなる
データ！Ｄ　Ｌ−百工及び導電ＪＷ１９までを形成する
。

以上の説明のように、本実施例のメモリセルを構成する
Ｍ　Ｉ　Ｓ　ＦＥＴ及び周辺回路のＭＩＳＦＥＴは製造
工程を増加することなく、メモリセルではソース、ドレ
インを実質的に高濃度領域７Ａのみによって構成するこ
とができ、周辺回路のＮチャネルＭ　Ｉ　Ｓ　Ｆ　Ｅ　
Ｔでは低濃度領域と高濃度領域で構成することができる
。また、人出力バッファの最終段では、それを構成する
ＮチャネルＭ　Ｉ　５ＦＥＴのソース、ドレインを高濃
領域のみによって構成することができる。

なお、メモリセルの選択ＭＩＳＦＥＴは、ソース、ドレ
インをＬＤＤ構造に構成してもよい。この場合は、実効
チャネル長が所定の値となるように、高濃度領域７のみ
で構成した場合よりゲート電極６Ｇ１．６Ｇ２の長さを
短くする。

以上、本発明を実施例にもとすき具体的に説明したが１
本発明は前記実施例に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
いうまでもない。

〔発明の効果〕

本願によって開示された発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば１次のとおりである
。

すなわち、半導体基板上の周辺回路を構成するＮチャネ
ルＭＩＳＦＥＴはドレイン領域端部での電界が緩和され
てポットキャリアの発生率が減少し、メモリセルではＭ
ＩＳＦＥＴのゲート電極に付随する容量が増加するので
情報の保持特性が向上する。

【図面の簡単な説明】

第１図は、Ｓ　−ＲＡ　Ｍのメモリセルの断面図、第２
図は、第１図のメモリセルのデータ線を除して示す平面
図、 第３図は、第１図のＡ−Ａ切断線における断面図、 第４図は１人出力バッファ回路を構成するＭＩＳＦＥＴ
の断面図、 第５Ａ図及び第５Ｂ図は、出力バッファ及び入力バッフ
ァの一部の回路である。 第６図乃至第１９図は、製造工程におけるＭＩＳ　ＦＥ
Ｔの断面図である。 図中、１・・半導体基板、２・・・ウェル領域、３・・
・フィールド絶縁膜、４・・・チャネルストッパ領域。 ５・・ケート絶縁＠　、（Ｓ　ｉ　０２　）　　、　　
６Ｇｚ　〜６　Ｇ　？・ゲート電極（多結晶シリコン膜
）、６・・・多結晶シリコン膜、７．８．１０・・・ｎ
又はｒｉ”型半導体領域（ソース、トレーｒン）、９・
・・ｐ゛型半導体領域（ソース、トレイン）、１１・・
・開口、１２・・・サイドウオールスペーサ、１３．１
７・・・絶縁膜、１４゜１８・・・接続孔、１５．１６
．１９・・・導電層、２０．２１．２２．２３・・・レ
ジスト膜からなるマスク。 ＷＬ・・・ワード線、ＤＬ、ＤＬ・・・データ線。 第　　２　　図 第　　Ｏ図 （Ａ’） （Ｂ）

Claims (1)

1. 【特許請求の範囲】 １、メモリセルをフリップフロップ回路用いて構成した
   半導体記憶装置であって、前記フリップフロップ回路を
   構成する第１のＭＩＳＦＥＴのソース、ドレイン領域は
   第１半導体領域のみで構成し、周辺回路の一部を構成す
   る第２のＭＩＳＦＥＴのソース、ドレイン領域は第１半
   導体領域と、該第１半導体領域より不純物濃度の低い第
   ２半導体領域とで構成しかつそのゲート絶縁膜の膜厚を
   前記第１のＭＩＳＦＥＴのそれよりも厚くしたことを特
   徴とする半導体記憶装置。 ２、前記第２のＭＩＳＦＥＴは、入力又は出力バッファ
   回路の最終段のＭＩＳＦＥＴ以外のＭＩＳＦＥＴであり
   、前記最終段のＭＩＳＦＥＴは、第１のＭＩＳＦＥＴの
   みからなることを特徴とする特許請求の範囲第１項記載
   の半導体記憶装置。