JPS6329572A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS6329572A JPS6329572A JP61171576A JP17157686A JPS6329572A JP S6329572 A JPS6329572 A JP S6329572A JP 61171576 A JP61171576 A JP 61171576A JP 17157686 A JP17157686 A JP 17157686A JP S6329572 A JPS6329572 A JP S6329572A
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- Japan
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- insulating film
- wiring
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- semiconductor substrate
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置に関し、特に、ＭＩＳＦ
ＥＴにより構成されるスタチックＲＡＭ（Ｒａｎｄｏｍ
Ａｃｃｅｓｓ Ｍｅ＋＋＋ｏｒｙ）やダイナミックＲ
ＡＭに適用して有効な技術に関するものである。
ＥＴにより構成されるスタチックＲＡＭ（Ｒａｎｄｏｍ
Ａｃｃｅｓｓ Ｍｅ＋＋＋ｏｒｙ）やダイナミックＲ
ＡＭに適用して有効な技術に関するものである。
スタチックＲＡＭのメモリセルとして、いわゆる完全Ｃ
ＭＯ８型メモツメモリセルれている（例えば、日経エレ
クトロニクス、１９８５年１２月３０日号、ｐ、１２２
）。第８図に示すように、この完全ＣＭＯ８型メモツメ
モリセルチャネルＭＩＳＦＥＴＱ１及びＰチャネルＭ
Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ２から成るインバータと、ｎ
チャネルＭＩＳＦＥＴＱ３及びＰチャネルＭ Ｉ Ｓ
ＦＥＴＱ、から成るインバータとの２個のインバータの
一方の出力を他方の入力に接続した構成の情報記憶用の
フリップフロップを有し、このフリップフロップと、セ
ル外との情報のやりとりのためのスイッチ用Ｍ Ｉ Ｓ
Ｆ Ｅ Ｔ Ｑ ５、Ｑ６とが組み合わされた構成と
なっている。前記ｐチャネル〜ＩＩ ５ＦＥＴＱ２ 、
Ｑ４のそれぞれの一端は電源電位■。Ｃに接続され、ま
たＭＩＳＦＥＴＱｌ、Ｑ３のそれぞれのソースは接地さ
れている。さらに、前記スイッチ用Ｍ Ｉ Ｓ Ｆ Ｅ
Ｔ Ｑ ５、Ｑ６のゲートにはワード線ＷＬが、ドレ
インにはデータ線ＤＬ、ＤＬがそれぞれ接続されている
。
ＭＯ８型メモツメモリセルれている（例えば、日経エレ
クトロニクス、１９８５年１２月３０日号、ｐ、１２２
）。第８図に示すように、この完全ＣＭＯ８型メモツメ
モリセルチャネルＭＩＳＦＥＴＱ１及びＰチャネルＭ
Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ２から成るインバータと、ｎ
チャネルＭＩＳＦＥＴＱ３及びＰチャネルＭ Ｉ Ｓ
ＦＥＴＱ、から成るインバータとの２個のインバータの
一方の出力を他方の入力に接続した構成の情報記憶用の
フリップフロップを有し、このフリップフロップと、セ
ル外との情報のやりとりのためのスイッチ用Ｍ Ｉ Ｓ
Ｆ Ｅ Ｔ Ｑ ５、Ｑ６とが組み合わされた構成と
なっている。前記ｐチャネル〜ＩＩ ５ＦＥＴＱ２ 、
Ｑ４のそれぞれの一端は電源電位■。Ｃに接続され、ま
たＭＩＳＦＥＴＱｌ、Ｑ３のそれぞれのソースは接地さ
れている。さらに、前記スイッチ用Ｍ Ｉ Ｓ Ｆ Ｅ
Ｔ Ｑ ５、Ｑ６のゲートにはワード線ＷＬが、ドレ
インにはデータ線ＤＬ、ＤＬがそれぞれ接続されている
。
本発明者は、上述のような完全ＣＭ ＯＳ型メモリセル
を有するスタチックＲＡＭについて検討した。以下は公
知とされた技術ではないが、本発明者によって検討され
た技術であり、その概要は次のとおりである。
を有するスタチックＲＡＭについて検討した。以下は公
知とされた技術ではないが、本発明者によって検討され
た技術であり、その概要は次のとおりである。
すなわち、完全ＣＭＯ３型メモ型上モリセルるスタチッ
クＲＡＭのワード線ＷＬは１例えば高抵抗多結晶シリコ
ン負荷型メモリセルを用いたスタチックＲＡＭのワード
線が一層目配線であるのに対し、上層のアルミニウム配
線、シリサイド配線、多結晶シリコン配線等を用いてい
るため、配線層がより多層となっている。
クＲＡＭのワード線ＷＬは１例えば高抵抗多結晶シリコ
ン負荷型メモリセルを用いたスタチックＲＡＭのワード
線が一層目配線であるのに対し、上層のアルミニウム配
線、シリサイド配線、多結晶シリコン配線等を用いてい
るため、配線層がより多層となっている。
しかしながら、このような多層配線構造では、メモリセ
ル部で段差が大きくなり、不都合を生ずるという問題が
ある。
ル部で段差が大きくなり、不都合を生ずるという問題が
ある。
本発明の目的は、配線又はゲート電極に起因する段差を
低減することが可能な技術を提供することにある。
低減することが可能な技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は１本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
本願において開示される発明のうち、代表的なものの概
要を説明すれば、下記のとおりである。
要を説明すれば、下記のとおりである。
すなわち、ＭＩＳＦＥＴの配線又はゲートｆｆ電極を半
導体基板に設けられた溝に埋め込んだ構造としている。
導体基板に設けられた溝に埋め込んだ構造としている。
上記した手段によれば、配線又はゲート電極が埋め込ま
れているので、これらの厚さ分だけ段差を低減すること
ができる。
れているので、これらの厚さ分だけ段差を低減すること
ができる。
以下、本発明の構成について、一実施例に基づき図面を
参照しながら説明する。
参照しながら説明する。
なお、全図において、同一の機能を有するものには同一
の符号を付け、その繰り返しの説明は省略する。また、
本実施例によるスタチックＲＡＭのメモリセルは、第８
図に示すと同様な回路構成を有する。
の符号を付け、その繰り返しの説明は省略する。また、
本実施例によるスタチックＲＡＭのメモリセルは、第８
図に示すと同様な回路構成を有する。
第１図は本発明の一実施例によるスタチックＲＡＭにお
ける完全ＣＭＯ３型メモ型上モリセルッチ用Ｍ Ｉ Ｓ
Ｆ Ｅ Ｔの近傍の構成を示す平面図であり、第２図
は第１図のＡ−Ａ線に沿っての断面図である。
ける完全ＣＭＯ３型メモ型上モリセルッチ用Ｍ Ｉ Ｓ
Ｆ Ｅ Ｔの近傍の構成を示す平面図であり、第２図
は第１図のＡ−Ａ線に沿っての断面図である。
第１図及び第２図に示すように、本実施例によるスタチ
ックＲＡＭにおいては１例えばＰ型Ｓｉ基板のような半
導体基板１の表面に所定の平面形状を有する例えばＳｉ
Ｏ２膜のようなフィールド絶縁膜２が選択的に設けられ
、このフィールド絶縁膜２により素子分離が行われてい
る。
ックＲＡＭにおいては１例えばＰ型Ｓｉ基板のような半
導体基板１の表面に所定の平面形状を有する例えばＳｉ
Ｏ２膜のようなフィールド絶縁膜２が選択的に設けられ
、このフィールド絶縁膜２により素子分離が行われてい
る。
前記フィールド絶縁膜２で囲まれた活性領域における半
導体基板１中には、例えば矩形断面を有する溝１ａが設
けられている。この溝１ａの側面には、例えばＳｉＯ２
膜のようなゲート絶縁膜３が設けられている。そして、
このゲート絶縁膜３が設けられた前記溝ｌａ中に例えば
ｎ゛型のシリコンエピタキシャル層が埋め込まれ、これ
によってワード線ＷＬが構成されている。このようにワ
ード線ＷＬが半導体基板１中に埋め込まれているので、
このワード線ＷＬの厚さ分だけＭ Ｉ Ｓ Ｆ Ｅ Ｔ
Ｑｓの部分の段差を低減することができ、従ってメモリ
セル部における段差を低減することができる。
導体基板１中には、例えば矩形断面を有する溝１ａが設
けられている。この溝１ａの側面には、例えばＳｉＯ２
膜のようなゲート絶縁膜３が設けられている。そして、
このゲート絶縁膜３が設けられた前記溝ｌａ中に例えば
ｎ゛型のシリコンエピタキシャル層が埋め込まれ、これ
によってワード線ＷＬが構成されている。このようにワ
ード線ＷＬが半導体基板１中に埋め込まれているので、
このワード線ＷＬの厚さ分だけＭ Ｉ Ｓ Ｆ Ｅ Ｔ
Ｑｓの部分の段差を低減することができ、従ってメモリ
セル部における段差を低減することができる。
なお前記ワード線ＷＬは、第１図に示すようにフィール
ド絶縁膜２に到達する突出部ａを有し、この突出部ａの
両側面に設けられたゲート絶縁膜３により素子分離が完
全に行われる。
ド絶縁膜２に到達する突出部ａを有し、この突出部ａの
両側面に設けられたゲート絶縁膜３により素子分離が完
全に行われる。
また、このワード線ＷＬ及び半導体基板１の表面には、
前記ゲート絶縁膜３に連なる例えばＳｉＯ２膜のような
絶縁膜４が設けられている。なお第１図においては、Ｍ
Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ５の構成をわかりやすくす
るために、この絶縁膜４の図示を省略した。この絶縁膜
４の上には、例えば多結晶シリコン膜から成る配線５．
６が互いに平行に設けられている。なお、この配線５は
、ＭＩＳＦＥＴＱ３、Ｏ４のドレイン及びＭＩ ５ＦＥ
ＴＱ＋ 、Ｏ２のゲートに接続され、また、配線６は、
データ線ＤＬに接続されている。
前記ゲート絶縁膜３に連なる例えばＳｉＯ２膜のような
絶縁膜４が設けられている。なお第１図においては、Ｍ
Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ５の構成をわかりやすくす
るために、この絶縁膜４の図示を省略した。この絶縁膜
４の上には、例えば多結晶シリコン膜から成る配線５．
６が互いに平行に設けられている。なお、この配線５は
、ＭＩＳＦＥＴＱ３、Ｏ４のドレイン及びＭＩ ５ＦＥ
ＴＱ＋ 、Ｏ２のゲートに接続され、また、配線６は、
データ線ＤＬに接続されている。
前記絶縁膜４には開口４ａ、４ｂが設けられ、これらの
開口４ａ、４ｂの下方における半導体基板１中には、例
えばｎ゛型のソース領域７及びドレイン領域８が設けら
れている。なお、前記ワードａＷＬから成るゲート電極
、ソース領域７及びドレイン領域８により、スイッチ用
Ｍ Ｔ Ｓ ＦＥＴＱ５が構成されている。そして前記
配線５．６は、前記開口４ａ、４ｂを通じてこれらのソ
ース領域７及びドレイン領域８にそれぞれ接続されてい
る。
開口４ａ、４ｂの下方における半導体基板１中には、例
えばｎ゛型のソース領域７及びドレイン領域８が設けら
れている。なお、前記ワードａＷＬから成るゲート電極
、ソース領域７及びドレイン領域８により、スイッチ用
Ｍ Ｔ Ｓ ＦＥＴＱ５が構成されている。そして前記
配線５．６は、前記開口４ａ、４ｂを通じてこれらのソ
ース領域７及びドレイン領域８にそれぞれ接続されてい
る。
次に、上述のように構成された本実施例によるスタチッ
クＲＡ Ｍの製造方法について説明する。
クＲＡ Ｍの製造方法について説明する。
第３図に示すように、まず例えば選択酸化により半導体
基板１の表面にフィールド絶縁膜２を形成し、次いで半
導体基板１の表面に例えばＣＶＤにより例えばＳｉＯ２
膜のような絶縁膜９を形成した後、この絶縁膜９の所定
部分をエツチング除去して開口９ａを形成する。この後
、前記絶縁膜９をマスクとして例えば反応性イオンエツ
チング（ＲＩＥ）により基板表面と垂直方向に半導体基
板１をエツチングすることにより、開口９ａと実質的に
同一形状の溝１ａを形成する。
基板１の表面にフィールド絶縁膜２を形成し、次いで半
導体基板１の表面に例えばＣＶＤにより例えばＳｉＯ２
膜のような絶縁膜９を形成した後、この絶縁膜９の所定
部分をエツチング除去して開口９ａを形成する。この後
、前記絶縁膜９をマスクとして例えば反応性イオンエツ
チング（ＲＩＥ）により基板表面と垂直方向に半導体基
板１をエツチングすることにより、開口９ａと実質的に
同一形状の溝１ａを形成する。
次に、例えば前記溝１ａにおける半導体基板１を熱酸化
することにより、第４図に示すように、！：Ｈａの底面
及び側面に例えばＳｉＯ２膜のようなゲート絶縁膜３を
形成する。
することにより、第４図に示すように、！：Ｈａの底面
及び側面に例えばＳｉＯ２膜のようなゲート絶縁膜３を
形成する。
次に、前記溝１ａの底部に形成されたゲート絶縁膜３を
例えばＲＩＥにより選択的にエツチング除去して、第５
図に示すように、半導体基板１の表面を部分的に露出さ
せた後１例えば選択エピタキシャル成長により、前記溝
１ａに露出した半導体基板１上に例えばｎ°型のシリコ
ンエピタキシャル層を形成し、このシリコンエピタキャ
ル層から成るワード線ＷＬを溝１ａに埋め込まれた状態
で形成する。なお、このワード線ＷＬの表面は、半導体
基板１の表面とほぼ同一平面となるように形成する。
例えばＲＩＥにより選択的にエツチング除去して、第５
図に示すように、半導体基板１の表面を部分的に露出さ
せた後１例えば選択エピタキシャル成長により、前記溝
１ａに露出した半導体基板１上に例えばｎ°型のシリコ
ンエピタキシャル層を形成し、このシリコンエピタキャ
ル層から成るワード線ＷＬを溝１ａに埋め込まれた状態
で形成する。なお、このワード線ＷＬの表面は、半導体
基板１の表面とほぼ同一平面となるように形成する。
次に、前記絶縁膜９をエツチング除去した後、第６図に
示すように、例えば熱酸化により半導体基板１及びワー
ド線ＷＬの表面に絶縁膜４を形成し、この絶縁膜４の所
定部分をエツチング除去して開口４ａ、４ｂを形成する
。
示すように、例えば熱酸化により半導体基板１及びワー
ド線ＷＬの表面に絶縁膜４を形成し、この絶縁膜４の所
定部分をエツチング除去して開口４ａ、４ｂを形成する
。
次に第７図に示すように、例えばＣＶＤにより例えば多
結晶シリコン膜１０を全面に形成した後、この多結晶シ
リコン膜１０に例えばイオン打ち込みにより例えばヒ素
のようなｎ型不純物をドープして低抵抗化する。次に、
熱処理を行ってこの多結晶シリコン膜１０中の前記ｎ型
不純物を前記半導体基板１中に拡散させることにより、
第１図及び第２図に示すように、例えばｎ゛型のソース
領域７及びドレイン領域８を形成した後、前記多結晶シ
リコン膜１０をエツチングにより所定形状にパターンニ
ングして、第１図に示すように配線Ｓ、６を形成する。
結晶シリコン膜１０を全面に形成した後、この多結晶シ
リコン膜１０に例えばイオン打ち込みにより例えばヒ素
のようなｎ型不純物をドープして低抵抗化する。次に、
熱処理を行ってこの多結晶シリコン膜１０中の前記ｎ型
不純物を前記半導体基板１中に拡散させることにより、
第１図及び第２図に示すように、例えばｎ゛型のソース
領域７及びドレイン領域８を形成した後、前記多結晶シ
リコン膜１０をエツチングにより所定形状にパターンニ
ングして、第１図に示すように配線Ｓ、６を形成する。
なお、前記多結晶シリコン膜１０のパターンニング前に
熱処理を行ってこの多結晶シリコン膜１０中の不純物を
半導体基板１中に拡散させることにより前記ソース領域
７及びドレイン領域８を形成してもよい、また、これら
のソース領域７及びドレイン領域８は、例えば第６図に
示す工程において開口４ａ形成前に所定のマスクを用い
て半導体基板１中にｎ型不純物を選択的にイオン打ち込
みすることにより形成することも可能である。
熱処理を行ってこの多結晶シリコン膜１０中の不純物を
半導体基板１中に拡散させることにより前記ソース領域
７及びドレイン領域８を形成してもよい、また、これら
のソース領域７及びドレイン領域８は、例えば第６図に
示す工程において開口４ａ形成前に所定のマスクを用い
て半導体基板１中にｎ型不純物を選択的にイオン打ち込
みすることにより形成することも可能である。
なお、第３図〜第５図に示すと同様のプロセスは、１９
８５年アイイーイーイー（ＩＥＥＥ）、アイイーディー
エム（Ｉ Ｅ ＤＭ） １９８５年、ｐ、４１９に記載
されているが、この文献に記載されている技術は溝に埋
め込まれたシリコンエピタキシャル層でｎウェルを構成
するものであり２本実施例とは目的が異なる。
８５年アイイーイーイー（ＩＥＥＥ）、アイイーディー
エム（Ｉ Ｅ ＤＭ） １９８５年、ｐ、４１９に記載
されているが、この文献に記載されている技術は溝に埋
め込まれたシリコンエピタキシャル層でｎウェルを構成
するものであり２本実施例とは目的が異なる。
以上、本発明者によってなされた発明を前記実施例に基
づき具体的に説明したが、本発明は前記実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲において
種々変形し得ることは勿論である。
づき具体的に説明したが、本発明は前記実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲において
種々変形し得ることは勿論である。
例えば、ＭＩＳＦＥＴのゲート電極を半導仮基板に設け
た溝に埋め込んだ構造とすることも可能である、また、
本発明は、ダイナミックＲＡＭに適用することも可能で
ある。
た溝に埋め込んだ構造とすることも可能である、また、
本発明は、ダイナミックＲＡＭに適用することも可能で
ある。
本願において開示される発明のうち、代表的なものによ
って得られる効果を簡単に説明すれば。
って得られる効果を簡単に説明すれば。
下記のとおりである。
すなわち、ゲー）−？ｌ！極又はワード線の厚さ分だけ
段差を低減することができる。
段差を低減することができる。
第１図は、本発明の一実施例によるスタチックＲＡＭに
おける完全ＣＭＯ３型メモツメモリセルッチ用Ｍ Ｉ
Ｓ ＦＥＴの近傍の構成を示す平面図、第２図は、第１
図のＡ−Ａｉに沿っての断面図、第３図〜第７図は、第
１図及び第２図に示すスタチックＲＡ Ｍの製造方法の
一例を工程順に説明するための断面図、 第８図は、スタチックＲＡＭの完全ＣＭＯ３型メモツメ
モリセル回路図である。 図中、１・・・半導体基板、２・・・フィールド絶縁膜
、３・・・ゲート絶縁膜、４・・・絶縁膜、５，６・・
・配線、７ ・ソース領域、８・・・ドレイン領域、Ｑ
、〜Ｑ６第 １ 図 一 （。ｌ ｗＬ（’Ａ”） 一ト壜第
２ 図 ７’、７Ｌ＋）Ｊ、７の ７（′） 第 ３ 図 第 ４ 図 外、２） 第 ５ 図 ”／（Ｐ） 第 ６ 図 第 ７ 図 入 ／（ｌＩ″′ン 第 ８ 図
おける完全ＣＭＯ３型メモツメモリセルッチ用Ｍ Ｉ
Ｓ ＦＥＴの近傍の構成を示す平面図、第２図は、第１
図のＡ−Ａｉに沿っての断面図、第３図〜第７図は、第
１図及び第２図に示すスタチックＲＡ Ｍの製造方法の
一例を工程順に説明するための断面図、 第８図は、スタチックＲＡＭの完全ＣＭＯ３型メモツメ
モリセル回路図である。 図中、１・・・半導体基板、２・・・フィールド絶縁膜
、３・・・ゲート絶縁膜、４・・・絶縁膜、５，６・・
・配線、７ ・ソース領域、８・・・ドレイン領域、Ｑ
、〜Ｑ６第 １ 図 一 （。ｌ ｗＬ（’Ａ”） 一ト壜第
２ 図 ７’、７Ｌ＋）Ｊ、７の ７（′） 第 ３ 図 第 ４ 図 外、２） 第 ５ 図 ”／（Ｐ） 第 ６ 図 第 ７ 図 入 ／（ｌＩ″′ン 第 ８ 図
Claims (1)
- 【特許請求の範囲】 １、ＭＩＳＦＥＴを具備する半導体集積回路装置であっ
て、配線又は前記ＭＩＳＦＥＴのゲート電極を半導体基
板に設けられた溝に埋め込んだ構造としたことを特徴と
する半導体集積回路装置。 ２、前記配線又は前記ゲート電極がｎ＾＋型のシリコン
エピタキシャル層から成ることを特徴とする特許請求の
範囲第１項記載の半導体集積回路装置。 ３、前記配線がワード線であることを特徴とする特許請
求の範囲第１項又は第２項記載の半導体集積回路装置。 ４、前記半導体集積回路装置がスタチックＲＡＭ又はダ
イナミックＲＡＭであることを特徴とする特許請求の範
囲第１項〜第３項のいずれか一項記載の半導体集積回路
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61171576A JPS6329572A (ja) | 1986-07-23 | 1986-07-23 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61171576A JPS6329572A (ja) | 1986-07-23 | 1986-07-23 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6329572A true JPS6329572A (ja) | 1988-02-08 |
Family
ID=15925709
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61171576A Pending JPS6329572A (ja) | 1986-07-23 | 1986-07-23 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6329572A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0482271A (ja) * | 1990-07-24 | 1992-03-16 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
-
1986
- 1986-07-23 JP JP61171576A patent/JPS6329572A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0482271A (ja) * | 1990-07-24 | 1992-03-16 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
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