JPS6353628B2 - - Google Patents
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- JPS6353628B2 JPS6353628B2 JP55184014A JP18401480A JPS6353628B2 JP S6353628 B2 JPS6353628 B2 JP S6353628B2 JP 55184014 A JP55184014 A JP 55184014A JP 18401480 A JP18401480 A JP 18401480A JP S6353628 B2 JPS6353628 B2 JP S6353628B2
- Authority
- JP
- Japan
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- signal
- mfm
- data
- output
- becomes
- Prior art date
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/14—Digital recording or reproducing using self-clocking codes
- G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
- G11B20/1423—Code representation depending on subsequent bits, e.g. delay modulation, double density code, Miller code
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- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】
本発明は、MFM（Modified FM）記録方式を
採用した磁気記憶装置において、MFM読出し信
号をクロツクとデータに分離してNRZ（Non
Return To Zero）型のデータに変換するための
データ変換回路に関する。
採用した磁気記憶装置において、MFM読出し信
号をクロツクとデータに分離してNRZ（Non
Return To Zero）型のデータに変換するための
データ変換回路に関する。
従来のデータ変換回路について、第１図及び第
２図を用いて説明する。第１図は、従来のデータ
変換回路を示すブロツク図、第２図は第１図の動
作を説明するための信号を示す図である。図示し
ない磁気記録媒体から磁気ヘツドを介して得ら
れ、その後微分された読出し信号２００は、レベ
ル検出器１００へ与えられる。レベル検出器１０
０は、入力した読出し信号２００を０ボルトレベ
ルと比較する。この比較によつてレベル検出器１
００は、読出し信号２００が０ボルトレベルより
大きいときはhighレベル、小さいときはLowレ
ベルとなる信号２０１をパルス作成回路１０１へ
出力する。このパルス作成回路１０１は、入力し
た信号２０１の状態が変化するときに、一定幅の
パルス信号２０２を作成する。このパルス信号２
０２がMFMデータパルスである。更にパルス作
成回路１０１は、パルス信号２０２の立下りエツ
ジでhighレベルとなる信号２０３と、パルス信号
２０２を一定時間遅延させたMFMデータパルス
信号２０４とを位相検出器１０２へ出力する。位
相検出器１０２、ローパス・フイルター１０３、
電圧制御発振器１０４、分周器１０５でフエー
ズ・ロツクド・ループ（以下、PLLと呼ぶ）を
形成している。符号１０６で示すものは、データ
作成回路である。MFM記録方式の場合、MFM
データパルス２０２の現われる周期は、３種類で
ある。即ち、例えばデータが“101”のとき周期
が最も長くなり、このときの周波数をＦとする。
また例えばデータが“100”のとき、周波数が
1.5Fとなり、データが“111”のとき周波数が2F
となる。
２図を用いて説明する。第１図は、従来のデータ
変換回路を示すブロツク図、第２図は第１図の動
作を説明するための信号を示す図である。図示し
ない磁気記録媒体から磁気ヘツドを介して得ら
れ、その後微分された読出し信号２００は、レベ
ル検出器１００へ与えられる。レベル検出器１０
０は、入力した読出し信号２００を０ボルトレベ
ルと比較する。この比較によつてレベル検出器１
００は、読出し信号２００が０ボルトレベルより
大きいときはhighレベル、小さいときはLowレ
ベルとなる信号２０１をパルス作成回路１０１へ
出力する。このパルス作成回路１０１は、入力し
た信号２０１の状態が変化するときに、一定幅の
パルス信号２０２を作成する。このパルス信号２
０２がMFMデータパルスである。更にパルス作
成回路１０１は、パルス信号２０２の立下りエツ
ジでhighレベルとなる信号２０３と、パルス信号
２０２を一定時間遅延させたMFMデータパルス
信号２０４とを位相検出器１０２へ出力する。位
相検出器１０２、ローパス・フイルター１０３、
電圧制御発振器１０４、分周器１０５でフエー
ズ・ロツクド・ループ（以下、PLLと呼ぶ）を
形成している。符号１０６で示すものは、データ
作成回路である。MFM記録方式の場合、MFM
データパルス２０２の現われる周期は、３種類で
ある。即ち、例えばデータが“101”のとき周期
が最も長くなり、このときの周波数をＦとする。
また例えばデータが“100”のとき、周波数が
1.5Fとなり、データが“111”のとき周波数が2F
となる。
PLLの動作を簡単に説明する。位相検出器１
０２は信号２０３がhighレベルになると、電圧制
御発振器１０４が出力する信号２０５の立上りエ
ツジとMFMデータパルス２０４の立上りエツジ
との位相を比較する。位相検出器１０２は、両信
号の位相差に相当する電圧変化をローパス・フイ
ルター１０４を介して電圧制御発振器１０４に伝
達することにより、電圧制御発振器１０４の入力
電圧を変化させて信号２０５をMFMデータパル
ス信号２０４の位相に追従させる。このように定
常状態では、信号２０５の立上りエツジがMFM
データパルス信号２０４の立上りエツジに同期す
るように、且つその周波数が4Fとなるように発
振するよう動作する。分周器１０５は、信号２０
５の立下りエツジで、その出力である信号２０６
を反転させている。PLLは読出し開始時の同期
過程において、連続したデータ“０”によつて得
られる周波数2FのMFMデータパルス信号２０４
に対し、分周器１０５より出力される信号２０６
がlowレベルのときの信号２０５が同期するよう
に同期化をする。この同期化の結果、信号２０６
がhighレベルのときにMFMデータパルス２０４
が現われれば“１”、MFMデータパルス２０４
が現われなければ“０”としてデータを作成すれ
ば、作成されたデータはNRZデータとなり、信
号２０６が読出し用クロツク信号となる。
０２は信号２０３がhighレベルになると、電圧制
御発振器１０４が出力する信号２０５の立上りエ
ツジとMFMデータパルス２０４の立上りエツジ
との位相を比較する。位相検出器１０２は、両信
号の位相差に相当する電圧変化をローパス・フイ
ルター１０４を介して電圧制御発振器１０４に伝
達することにより、電圧制御発振器１０４の入力
電圧を変化させて信号２０５をMFMデータパル
ス信号２０４の位相に追従させる。このように定
常状態では、信号２０５の立上りエツジがMFM
データパルス信号２０４の立上りエツジに同期す
るように、且つその周波数が4Fとなるように発
振するよう動作する。分周器１０５は、信号２０
５の立下りエツジで、その出力である信号２０６
を反転させている。PLLは読出し開始時の同期
過程において、連続したデータ“０”によつて得
られる周波数2FのMFMデータパルス信号２０４
に対し、分周器１０５より出力される信号２０６
がlowレベルのときの信号２０５が同期するよう
に同期化をする。この同期化の結果、信号２０６
がhighレベルのときにMFMデータパルス２０４
が現われれば“１”、MFMデータパルス２０４
が現われなければ“０”としてデータを作成すれ
ば、作成されたデータはNRZデータとなり、信
号２０６が読出し用クロツク信号となる。
MFMデータパルス信号は、通常磁気記録媒体
の特性として現われるピークシフトやノイズの影
響によつて正規の位置を中心に前後に移動して現
われる。従つてクロツク信号によつてデータ変換
するときに、ある程度のMFMパルス信号の位置
ずれに対するマージンが必要である。通常、磁気
記憶装置は、このマージンを確保するため及び何
等かの原因で定常的にMFMデータパルス信号の
位置ずれが生じた場合に、それを回復してデータ
を正しく変換するために、クロツク信号とMFM
データパルス信号との相対位置を変化させる機能
が必要となる。このため次のような方法がとられ
る。第２図において、クロツク信号２０６がhigh
レベルのときにMFMパルス信号２０４が現われ
たことの検出をクロツク信号２０６の立下りエツ
ジで調べることとする。従つて、クロツク信号２
０６の立下りエツジがNRZデータの境界になる
ようにする。このための最も簡単な方法は、デー
タ作成回路１０６で入力したMFMデータパルス
信号２０２を遅延回路によつて一定時間遅延させ
た信号によつて信号２０７をhighレベルにし、ク
ロツク信号２０６の立下りエツジよりあとに信号
２０７をlowレベルにするように信号２０７を作
成する。クロツク信号２０６の立下りエツジにお
いて、信号２０７をフリツプフロツプに転送すれ
ば、フリツプフロツプの出力がNRZデータ２０
８となる。
の特性として現われるピークシフトやノイズの影
響によつて正規の位置を中心に前後に移動して現
われる。従つてクロツク信号によつてデータ変換
するときに、ある程度のMFMパルス信号の位置
ずれに対するマージンが必要である。通常、磁気
記憶装置は、このマージンを確保するため及び何
等かの原因で定常的にMFMデータパルス信号の
位置ずれが生じた場合に、それを回復してデータ
を正しく変換するために、クロツク信号とMFM
データパルス信号との相対位置を変化させる機能
が必要となる。このため次のような方法がとられ
る。第２図において、クロツク信号２０６がhigh
レベルのときにMFMパルス信号２０４が現われ
たことの検出をクロツク信号２０６の立下りエツ
ジで調べることとする。従つて、クロツク信号２
０６の立下りエツジがNRZデータの境界になる
ようにする。このための最も簡単な方法は、デー
タ作成回路１０６で入力したMFMデータパルス
信号２０２を遅延回路によつて一定時間遅延させ
た信号によつて信号２０７をhighレベルにし、ク
ロツク信号２０６の立下りエツジよりあとに信号
２０７をlowレベルにするように信号２０７を作
成する。クロツク信号２０６の立下りエツジにお
いて、信号２０７をフリツプフロツプに転送すれ
ば、フリツプフロツプの出力がNRZデータ２０
８となる。
MFM記録方式の場合には、MFMデータパル
ス信号２０２から信号２０７をhighレベルにする
までの遅延時間は、第２図に示した期間Ｔ１が周
波数2Fの周期の４分の１になるように設定する
のが理論上平均的である。従つて、一般に遅延回
路において遅延時間を調整し、遅れ時間Ｔ１を周
波数2Fの周期の４分の１に調整をしている。読
出し用マージンを設定するには、次のようにす
る。期間Ｔ１が前記平均値より小さくなるように
遅延時間を設定すれば、MFMデータパルス信号
２０２が正規の位置より遅れた場合の読出しマー
ジンが減少する。逆に期間Ｔ１が前記平均値より
大きくなるように遅延時間を設定すると、第２図
における期間Ｔ２が減少してMFMデータパルス
信号２０２が正規の位置より早くなる場合の読出
しマージンが減少する。
ス信号２０２から信号２０７をhighレベルにする
までの遅延時間は、第２図に示した期間Ｔ１が周
波数2Fの周期の４分の１になるように設定する
のが理論上平均的である。従つて、一般に遅延回
路において遅延時間を調整し、遅れ時間Ｔ１を周
波数2Fの周期の４分の１に調整をしている。読
出し用マージンを設定するには、次のようにす
る。期間Ｔ１が前記平均値より小さくなるように
遅延時間を設定すれば、MFMデータパルス信号
２０２が正規の位置より遅れた場合の読出しマー
ジンが減少する。逆に期間Ｔ１が前記平均値より
大きくなるように遅延時間を設定すると、第２図
における期間Ｔ２が減少してMFMデータパルス
信号２０２が正規の位置より早くなる場合の読出
しマージンが減少する。
以上説明したように従来のデータ変換回路で
は、MFMデータパルス信号２０２からMFMデ
ータパルス信号２０４を作成する遅延回路と、
MFMデータパルス信号２０２から信号２０７を
作成する遅延回路の２つの遅延回路が必要であ
る。また、信号２０３がhighレベルになつてか
ら、MFMデータパルス信号２０４の立上りエツ
ジまでの時間が、MFMデータパルス信号２０４
の1/2周期を越えると、MFMデータパルス信号
２０２の位置ズレに対する位相検出のマージンが
減少する。このことから信号２０３の立上りエツ
ジと、MFMデータパルス信号２０４の立上りエ
ツジの間隔は、正規の位置にMFMデータパルス
信号２０２が現われた場合に最大のマージンがと
れるよう微調整されなければならない。同時に信
号２０７を作成する遅延回路も前述の理由により
微調整が必要である。一般に微調整の可能な遅延
回路は、コストが高く、且つ微調整に時間を要す
るのが、欠点である。
は、MFMデータパルス信号２０２からMFMデ
ータパルス信号２０４を作成する遅延回路と、
MFMデータパルス信号２０２から信号２０７を
作成する遅延回路の２つの遅延回路が必要であ
る。また、信号２０３がhighレベルになつてか
ら、MFMデータパルス信号２０４の立上りエツ
ジまでの時間が、MFMデータパルス信号２０４
の1/2周期を越えると、MFMデータパルス信号
２０２の位置ズレに対する位相検出のマージンが
減少する。このことから信号２０３の立上りエツ
ジと、MFMデータパルス信号２０４の立上りエ
ツジの間隔は、正規の位置にMFMデータパルス
信号２０２が現われた場合に最大のマージンがと
れるよう微調整されなければならない。同時に信
号２０７を作成する遅延回路も前述の理由により
微調整が必要である。一般に微調整の可能な遅延
回路は、コストが高く、且つ微調整に時間を要す
るのが、欠点である。
本発明はこれら従来の欠点を除去し、微調整の
必要な回路を減少させて、微調整の手間の軽減及
び回路数を減少させたデータ変換回路を提供する
ことを目的とする。
必要な回路を減少させて、微調整の手間の軽減及
び回路数を減少させたデータ変換回路を提供する
ことを目的とする。
以下、図面を用いて本発明を詳細に説明する。
第３図は本発明の一実施例を示す図である。第３
図において、符号３００で示すものは遅延回路、
符号Ａ，Ｂ，Ｃ，Ｅ，Ｇ，Ｈ，Ｉ，Ｊ，Ｌで示す
ものは、各々２入力のNANDゲート回路、符号
Ｄ，Ｆ，Ｋ，Ｍ，Ｎで示すものは、３入力の
NANDゲート回路である。NANDゲート回路Ｇ
とＨでlow activeのフリツプフロツプを形成し、
NANDゲート回路Ｇの出力がセツト出力端子で、
NANDゲート回路Ｈの出力端子がリセツト出力
端子である。同様にNANDゲート回路ＩとＪで
low activeのフリツプフロツプを形成し、
NANDゲート回路Ｊの出力端子がセツト出力端
子で、NANDゲート回路Ｉの出力端子がリセツ
ト出力端子である。符号３０１，３０６，３０７
で示すものは、Ｄタイプのフリツプフロツプであ
る。図中、Ｄで示すのがデータ入力端子、Ｃで示
すのがクロツク入力端子、Ｒで示すのがマスター
リセツト入力端子、Ｑで示すのがセツト出力端
子、Ｑで示すのがリセツト出力端子である。符号
４００で示す信号は、第１図に示したパルス作成
回路１０１の出力であるMFMデータパルス信号
２０２に相当する。フリツプフロツプ３０１の出
力である信号４０１と４０２が入力される部分か
ら信号４０７と４０８が出力される部分までが、
位相比較部を構成している。この位相比較部と、
この位相比較部の出力である信号４０６または信
号４０７を電圧変換する位相−電圧変換部３０３
とで位相比較器が構成されている。符号３０４で
示すものがローパス・フイルター、符号３０５で
示すものが電圧制御発振器である。第４図、第５
図、第６図は第３図の動作を説明するための信号
を示す図である。以下の説明において、信号が
lowレベルのときを論理“０”、信号がhighレベ
ルのときを論理“１”として説明する。
第３図は本発明の一実施例を示す図である。第３
図において、符号３００で示すものは遅延回路、
符号Ａ，Ｂ，Ｃ，Ｅ，Ｇ，Ｈ，Ｉ，Ｊ，Ｌで示す
ものは、各々２入力のNANDゲート回路、符号
Ｄ，Ｆ，Ｋ，Ｍ，Ｎで示すものは、３入力の
NANDゲート回路である。NANDゲート回路Ｇ
とＨでlow activeのフリツプフロツプを形成し、
NANDゲート回路Ｇの出力がセツト出力端子で、
NANDゲート回路Ｈの出力端子がリセツト出力
端子である。同様にNANDゲート回路ＩとＪで
low activeのフリツプフロツプを形成し、
NANDゲート回路Ｊの出力端子がセツト出力端
子で、NANDゲート回路Ｉの出力端子がリセツ
ト出力端子である。符号３０１，３０６，３０７
で示すものは、Ｄタイプのフリツプフロツプであ
る。図中、Ｄで示すのがデータ入力端子、Ｃで示
すのがクロツク入力端子、Ｒで示すのがマスター
リセツト入力端子、Ｑで示すのがセツト出力端
子、Ｑで示すのがリセツト出力端子である。符号
４００で示す信号は、第１図に示したパルス作成
回路１０１の出力であるMFMデータパルス信号
２０２に相当する。フリツプフロツプ３０１の出
力である信号４０１と４０２が入力される部分か
ら信号４０７と４０８が出力される部分までが、
位相比較部を構成している。この位相比較部と、
この位相比較部の出力である信号４０６または信
号４０７を電圧変換する位相−電圧変換部３０３
とで位相比較器が構成されている。符号３０４で
示すものがローパス・フイルター、符号３０５で
示すものが電圧制御発振器である。第４図、第５
図、第６図は第３図の動作を説明するための信号
を示す図である。以下の説明において、信号が
lowレベルのときを論理“０”、信号がhighレベ
ルのときを論理“１”として説明する。
PLLの同期過程において、フリツプフロツプ
３１６から出力される信号４０８が“０”から
“１”に変化する立上り部分で電圧制御発振器３
０５から出力される信号４０３が“１”から
“０”に変化する立下りエツジが、MFMデータ
パルス信号４００から作成される信号４０１の立
下りエツジに同期するように同期化する。MFM
データパルス信号４００が入力されるとフリツプ
フロツプ３０１のＱ出力である信号４０１が
“１”、Ｑ出力である信号４０２が“０”となる。
信号４０１は遅延回路３００を通して一定時間遅
れて、最初に信号４１０続いて信号４１１、信号
４１２として順に時間差をもつて現われる。信号
４１３、信号４１５は読出しのマージンを設定す
るための指示信号である。マージン設定がない通
常時には、信号４１４が“１”であり、信号４１
３、信号４１５は“０”である。このとき信号４
１１はNANDゲート回路Ｂ及びＤを介して伝達
され信号４１６が“１”となり、フリツプフロツ
プ３０１がリセツトされてＱ出力の信号４０１が
“０”、Ｑ出力の信号４０２が“１”となる。信号
４０１が“１”である期間は、遅延回路３００に
おいて遅延時間を調整することによつて所望のパ
ルス幅とすることができる。
３１６から出力される信号４０８が“０”から
“１”に変化する立上り部分で電圧制御発振器３
０５から出力される信号４０３が“１”から
“０”に変化する立下りエツジが、MFMデータ
パルス信号４００から作成される信号４０１の立
下りエツジに同期するように同期化する。MFM
データパルス信号４００が入力されるとフリツプ
フロツプ３０１のＱ出力である信号４０１が
“１”、Ｑ出力である信号４０２が“０”となる。
信号４０１は遅延回路３００を通して一定時間遅
れて、最初に信号４１０続いて信号４１１、信号
４１２として順に時間差をもつて現われる。信号
４１３、信号４１５は読出しのマージンを設定す
るための指示信号である。マージン設定がない通
常時には、信号４１４が“１”であり、信号４１
３、信号４１５は“０”である。このとき信号４
１１はNANDゲート回路Ｂ及びＤを介して伝達
され信号４１６が“１”となり、フリツプフロツ
プ３０１がリセツトされてＱ出力の信号４０１が
“０”、Ｑ出力の信号４０２が“１”となる。信号
４０１が“１”である期間は、遅延回路３００に
おいて遅延時間を調整することによつて所望のパ
ルス幅とすることができる。
電圧制御発振器３０５は、周波数2Fの２倍の
周波数4Fの信号４０３及びこの逆極性の信号４
０３を出力する。正規の状態では信号４０１の立
下りエツジは、正しく信号４０３の立下りエツジ
に合うことになる。いま説明の便宜上、実際に起
りうるように時間差を持たせて第４図に図示して
ある。信号４０２によりNANDゲート回路Ｌを
介して信号線４１７を“１”にすると、信号４０
１と信号４０３との位相比較動作状態になる。
NANDゲート回路Ｅでは信号４０１が“１”、信
号４０７が“１”なので、その出力信号が“０”
となり、NANDゲート回路ＧとＨで構成される
フリツプフロツプがセツトされる。従つて信号４
０４が“１”となり、信号４０４が“０”とな
る。信号４０４は、NANDゲート回路Ｌへ入力
されて信号４１７を“１”に保ち位相比較を継続
させる。信号４１７が“１”であると信号４０６
が“１”であるのでNANDゲート回路Ｍがその
出力信号を“０”にし、NANDゲート回路Ｉと
Ｊで構成されるフリツプフロツプをセツトする。
これによつて信号４０５を“１”とし、信号４０
５を“０”にする。信号４０２及び信号４０３の
少くとも一方が“０”であるとNANDゲート回
路Ｋの出力信号が“１”に保たれる。このとき信
号４０４が“１”であればNANDゲート回路Ｆ
による位相差検出が準備できたことになる。ま
た、このとき信号４０５が“１”であれば
NANDゲート回路Ｎによる位相差検出の準備が
できたことになる。
周波数4Fの信号４０３及びこの逆極性の信号４
０３を出力する。正規の状態では信号４０１の立
下りエツジは、正しく信号４０３の立下りエツジ
に合うことになる。いま説明の便宜上、実際に起
りうるように時間差を持たせて第４図に図示して
ある。信号４０２によりNANDゲート回路Ｌを
介して信号線４１７を“１”にすると、信号４０
１と信号４０３との位相比較動作状態になる。
NANDゲート回路Ｅでは信号４０１が“１”、信
号４０７が“１”なので、その出力信号が“０”
となり、NANDゲート回路ＧとＨで構成される
フリツプフロツプがセツトされる。従つて信号４
０４が“１”となり、信号４０４が“０”とな
る。信号４０４は、NANDゲート回路Ｌへ入力
されて信号４１７を“１”に保ち位相比較を継続
させる。信号４１７が“１”であると信号４０６
が“１”であるのでNANDゲート回路Ｍがその
出力信号を“０”にし、NANDゲート回路Ｉと
Ｊで構成されるフリツプフロツプをセツトする。
これによつて信号４０５を“１”とし、信号４０
５を“０”にする。信号４０２及び信号４０３の
少くとも一方が“０”であるとNANDゲート回
路Ｋの出力信号が“１”に保たれる。このとき信
号４０４が“１”であればNANDゲート回路Ｆ
による位相差検出が準備できたことになる。ま
た、このとき信号４０５が“１”であれば
NANDゲート回路Ｎによる位相差検出の準備が
できたことになる。
ここで、第４図で示すように先ず信号４０１が
“０”になるとNANDゲート回路Ｅの出力が
“１”となり、信号４０７が“０”になる。同時
に信号４０２が“１”になる。この時点で
NANDゲート回路Ｋの入力のうち信号４０４、
信号４０５、信号４０２が“１”となつているの
で、信号４０３が“１”になると、即ち信号４０
３が立下つて“０”になるとNANDゲート回路
Ｋの出力信号が“０”となる。これによつて
NANDゲート回路Ｆの出力である信号４０７が
“１”となる。従つて信号４０７が“０”であつ
た時間が信号４０１と信号４０３との位相差とし
て検出されたことになる。この信号４０７が
“０”であつた時間に対応した電圧を位相−電圧
変換回路３３０が、ローパス・フイルター３３１
を介して電圧制御発振器３３２へ与える。電圧制
御発振器３３２はこの入力した電圧によつて発振
を早めて、その出力である信号４０３の立下りが
信号４０１の立下りと同期がとれるように動作す
る。また、図示はしないが、信号４０３の立下り
エツジが信号４０１の立下りエツジより前にきた
場合には、次のように動作する。即ち、上述と同
様に動作して、信号４０１と信号４０３の位相差
に相当する時間だけ、信号４０６が“０”にな
る。これによつて電圧制御発振器３０５がその発
振を遅くして、その出力である信号４０３の立下
りが信号４０１の立下りと同期がとれるように動
作する。一方、信号４０３によつてフリツプフロ
ツプ３１６の出力が反転される。この出力である
信号４０８と信号４０８は、所望のNRZデータ
に対するクロツク信号となる。フリツプフロツプ
３１７は信号４０８の立上りエツジのタイミング
で信号４０７の状態を入力すれば、その出力であ
る信号４０９をNRZデータとして取り出せる。
“０”になるとNANDゲート回路Ｅの出力が
“１”となり、信号４０７が“０”になる。同時
に信号４０２が“１”になる。この時点で
NANDゲート回路Ｋの入力のうち信号４０４、
信号４０５、信号４０２が“１”となつているの
で、信号４０３が“１”になると、即ち信号４０
３が立下つて“０”になるとNANDゲート回路
Ｋの出力信号が“０”となる。これによつて
NANDゲート回路Ｆの出力である信号４０７が
“１”となる。従つて信号４０７が“０”であつ
た時間が信号４０１と信号４０３との位相差とし
て検出されたことになる。この信号４０７が
“０”であつた時間に対応した電圧を位相−電圧
変換回路３３０が、ローパス・フイルター３３１
を介して電圧制御発振器３３２へ与える。電圧制
御発振器３３２はこの入力した電圧によつて発振
を早めて、その出力である信号４０３の立下りが
信号４０１の立下りと同期がとれるように動作す
る。また、図示はしないが、信号４０３の立下り
エツジが信号４０１の立下りエツジより前にきた
場合には、次のように動作する。即ち、上述と同
様に動作して、信号４０１と信号４０３の位相差
に相当する時間だけ、信号４０６が“０”にな
る。これによつて電圧制御発振器３０５がその発
振を遅くして、その出力である信号４０３の立下
りが信号４０１の立下りと同期がとれるように動
作する。一方、信号４０３によつてフリツプフロ
ツプ３１６の出力が反転される。この出力である
信号４０８と信号４０８は、所望のNRZデータ
に対するクロツク信号となる。フリツプフロツプ
３１７は信号４０８の立上りエツジのタイミング
で信号４０７の状態を入力すれば、その出力であ
る信号４０９をNRZデータとして取り出せる。
第５図は第４図の信号４０１の最初の２つのパ
ルスを拡大したもので、第４図と同一符号を付け
たものは同一信号を示す。フリツプフロツプ３０
６にNANDゲート回路Ｌを介して与えられる信
号４１７は、信号４０８の立上りエツジで“１”
となり、信号４０８の立上りエツジの少しあとに
“０”となる。従つて信号４０１が前後に位置ず
れする場合、例えば信号４０１が後方に移動した
とき誤りなく読み取れる移動期間はＴ３で示した
時間であり、前方に対してはＴ４で示した時間で
ある。信号４０１のパルス幅を信号５００のよう
に短くすると誤りなく読み取れる移動期間は後方
にＴ５のようにＴ３より減少し、信号５０１のよ
うにパルス幅を長くすると誤りなく読み取れる移
動期間は前方にＴ６のようにＴ４より減少する。
従つて、遅延回路３００によつて信号４０１、信
号４０２のパルス幅を調整することにより、信号
４０８に対する信号４０１の最適位置を設定する
ことができる。また、これと同時にNANDゲー
ト回路Ａ，Ｂ，Ｃ，Ｄによつて希望の読出しマー
ジン幅を設定することができる。位相比較器及び
フリツプフロツプ３０６に対して信号４０１のパ
ルス幅が周波数2Fの周期の４分の１になつてい
る場合、信号４０８が立上る位置に信号４０１の
パルス幅の中心が位置することができる。この信
号４０１のパルス幅を減少または増大することに
より、位相比較器及びデータセパレータであるフ
リツプフロツプの両方に対して同一方向にマージ
ンを設定することができる。
ルスを拡大したもので、第４図と同一符号を付け
たものは同一信号を示す。フリツプフロツプ３０
６にNANDゲート回路Ｌを介して与えられる信
号４１７は、信号４０８の立上りエツジで“１”
となり、信号４０８の立上りエツジの少しあとに
“０”となる。従つて信号４０１が前後に位置ず
れする場合、例えば信号４０１が後方に移動した
とき誤りなく読み取れる移動期間はＴ３で示した
時間であり、前方に対してはＴ４で示した時間で
ある。信号４０１のパルス幅を信号５００のよう
に短くすると誤りなく読み取れる移動期間は後方
にＴ５のようにＴ３より減少し、信号５０１のよ
うにパルス幅を長くすると誤りなく読み取れる移
動期間は前方にＴ６のようにＴ４より減少する。
従つて、遅延回路３００によつて信号４０１、信
号４０２のパルス幅を調整することにより、信号
４０８に対する信号４０１の最適位置を設定する
ことができる。また、これと同時にNANDゲー
ト回路Ａ，Ｂ，Ｃ，Ｄによつて希望の読出しマー
ジン幅を設定することができる。位相比較器及び
フリツプフロツプ３０６に対して信号４０１のパ
ルス幅が周波数2Fの周期の４分の１になつてい
る場合、信号４０８が立上る位置に信号４０１の
パルス幅の中心が位置することができる。この信
号４０１のパルス幅を減少または増大することに
より、位相比較器及びデータセパレータであるフ
リツプフロツプの両方に対して同一方向にマージ
ンを設定することができる。
以上、詳細に説明したように本発明によれば、
遅延時間の微調整が必要な回路が減少できると共
に微調整の手間の軽減ができる。
遅延時間の微調整が必要な回路が減少できると共
に微調整の手間の軽減ができる。
第１図は従来のデータ変換回路を示すブロツク
図、第２図は第１図の動作を説明するための信号
を示す図、第３図は本発明のデータ変換回路を示
す図、第４図及び第５図は第３図の動作を説明す
るための信号を示す図である。 Ａ〜Ｎ……NANDゲート回路、３００……遅
延回路、３０１，３０６，３０７……フリツプフ
ロツプ、３０３……位相−電圧変換回路、３０４
……ローパス・フイルター、３０５……電圧制御
発振器。
図、第２図は第１図の動作を説明するための信号
を示す図、第３図は本発明のデータ変換回路を示
す図、第４図及び第５図は第３図の動作を説明す
るための信号を示す図である。 Ａ〜Ｎ……NANDゲート回路、３００……遅
延回路、３０１，３０６，３０７……フリツプフ
ロツプ、３０３……位相−電圧変換回路、３０４
……ローパス・フイルター、３０５……電圧制御
発振器。
Claims (1)
- １ MFM記録方式を用いた磁気記録媒体から読
出したMFM読出し信号に同期したフエーズ・ロ
ツクド・ループを用いて前記MFM読出し信号か
らクロツク信号に同期したNRZデータ信号に変
換するデータ変換回路において、MFM読出し信
号の後縁とフエーズ・ロツクド・ループからフイ
ードバツクされる出力信号との間で位相比較をす
る手段と、フエーズ・ロツクド・ループからフイ
ードバツクされる出力信号の２倍の周期を持つ
NRZデータ信号に対するクロツク信号を作成す
る手段と、MFM読出し信号の前縁から位相比較
が終了するまでの間有意の状態を保つ信号と前記
クロツク信号とによりNRZデータを作成する手
段と、MFM読出し信号のパルス幅を可変して
MFM読出し信号と前記クロツク信号との相対時
間関係を調整する手段とを具備することを特徴と
するデータ変換回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55184014A JPS57109114A (en) | 1980-12-26 | 1980-12-26 | Data conversion circuit |
| US06/334,362 US4424536A (en) | 1980-12-26 | 1981-12-24 | Data exchange circuit for a magnetic memory apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55184014A JPS57109114A (en) | 1980-12-26 | 1980-12-26 | Data conversion circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57109114A JPS57109114A (en) | 1982-07-07 |
| JPS6353628B2 true JPS6353628B2 (ja) | 1988-10-25 |
Family
ID=16145816
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55184014A Granted JPS57109114A (en) | 1980-12-26 | 1980-12-26 | Data conversion circuit |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4424536A (ja) |
| JP (1) | JPS57109114A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH065593B2 (ja) * | 1982-09-28 | 1994-01-19 | 株式会社東芝 | 磁気ディスク装置のパルス回路 |
| US4933782A (en) * | 1988-04-06 | 1990-06-12 | Amdahl Corporation | Digital phase lock device |
| JP2740063B2 (ja) * | 1990-10-15 | 1998-04-15 | 株式会社東芝 | 半導体記憶装置 |
| JP4621154B2 (ja) * | 2006-02-21 | 2011-01-26 | 国立大学法人東京工業大学 | リーダ又はリーダライタ |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4371975A (en) | 1981-02-25 | 1983-02-01 | Rockwell International Corporation | Sampling NRZ data phase detector |
| US4385396A (en) | 1981-06-05 | 1983-05-24 | Phillips Petroleum Company | NRZ Digital data recovery |
-
1980
- 1980-12-26 JP JP55184014A patent/JPS57109114A/ja active Granted
-
1981
- 1981-12-24 US US06/334,362 patent/US4424536A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4424536A (en) | 1984-01-03 |
| JPS57109114A (en) | 1982-07-07 |
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