JPS6353928A - ドライエツチング方法 - Google Patents
ドライエツチング方法Info
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- JPS6353928A JPS6353928A JP19678486A JP19678486A JPS6353928A JP S6353928 A JPS6353928 A JP S6353928A JP 19678486 A JP19678486 A JP 19678486A JP 19678486 A JP19678486 A JP 19678486A JP S6353928 A JPS6353928 A JP S6353928A
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- gas
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、シリコン基板（以下、８１基板）上のＳｉ欠
陥層のドライエツチング方法に関する。
陥層のドライエツチング方法に関する。
（従来の技術とその問題点）
現在、プラズマエツチング方法はＬＳＩ製造において不
可欠の技術となっている。特にＬＳＩの微細化が急速に
進んで最小寸法が１〜２μｍ以下の微細加工が要求され
、そのために、フロロカーボン系ガス等の反応性ガスの
イオンで試料表面を照射する方向性エツチング方法が用
いられている。
可欠の技術となっている。特にＬＳＩの微細化が急速に
進んで最小寸法が１〜２μｍ以下の微細加工が要求され
、そのために、フロロカーボン系ガス等の反応性ガスの
イオンで試料表面を照射する方向性エツチング方法が用
いられている。
この技術はりアクティブ・イオン・エツチング（ＲＩＥ
）と呼ばれ、これには通常平行平板型の装置が用いられ
ている。即ち、高周波電力が印加される陰極と、それに
対向する接地電極（陽極）とを設廟た真空容器に、例え
ば、１Ｏ−２Ｔｏｒｒ程度のＣＦ４や０２Ｆ５等のフロ
ロカーボン系ガスを導入し、平行平板電極に高周波電力
を印加してグロー放電を発生させると、電子とイオンの
易動度の差により陰極が負にバイアスされ、陰極上に暗
部を生ずると共に自己バイアス電圧即ち陰極降下電圧（
Ｖｄｃ）を生じ、このＶｄｃによってプラズマ内の反応
性正イオンが加速されて陰極上の試料を衝撃しこれをエ
ツチングする。現在は、Ｓｉ基板上のＳｉＯ２膜がフォ
トレジストパターンスクとしてＣＨＦ３＋Ｏ□ガスでエ
ツチングされている。
）と呼ばれ、これには通常平行平板型の装置が用いられ
ている。即ち、高周波電力が印加される陰極と、それに
対向する接地電極（陽極）とを設廟た真空容器に、例え
ば、１Ｏ−２Ｔｏｒｒ程度のＣＦ４や０２Ｆ５等のフロ
ロカーボン系ガスを導入し、平行平板電極に高周波電力
を印加してグロー放電を発生させると、電子とイオンの
易動度の差により陰極が負にバイアスされ、陰極上に暗
部を生ずると共に自己バイアス電圧即ち陰極降下電圧（
Ｖｄｃ）を生じ、このＶｄｃによってプラズマ内の反応
性正イオンが加速されて陰極上の試料を衝撃しこれをエ
ツチングする。現在は、Ｓｉ基板上のＳｉＯ２膜がフォ
トレジストパターンスクとしてＣＨＦ３＋Ｏ□ガスでエ
ツチングされている。
（発明が解決しようとする問題点）
しかし、例えば、ＣＦ３″′イオンのＳ１表面の照射に
よって、Ｓｉ表面にはＣＦ３”が分解し・て生じたＣや
Ｆが付着し、かつ、Ｓｉ表面下にもこれらが分布する。
よって、Ｓｉ表面にはＣＦ３”が分解し・て生じたＣや
Ｆが付着し、かつ、Ｓｉ表面下にもこれらが分布する。
また前述のＶｄｃ即ち数百■にも達する加速電圧によっ
て、Ｓ１表面には結晶欠陥層を形成する。このため配線
用金属との間の接触抵抗が極めて大きくなったり、その
場所に形成されるトランジスタのｐ−ｎ接合に太きいリ
ーク電流を生じたり、また結晶自体のライフタイムが極
めて短くなる等の問題が生ずる。
て、Ｓ１表面には結晶欠陥層を形成する。このため配線
用金属との間の接触抵抗が極めて大きくなったり、その
場所に形成されるトランジスタのｐ−ｎ接合に太きいリ
ーク電流を生じたり、また結晶自体のライフタイムが極
めて短くなる等の問題が生ずる。
この障害の除去には従来はフォーミングガス（Ｎ２＋Ｈ
２）を用いるアニールが有効であると言われていたが、
充分に上述の接触抵抗を低めるまでには至っていないの
が現状である。
２）を用いるアニールが有効であると言われていたが、
充分に上述の接触抵抗を低めるまでには至っていないの
が現状である。
ＫＯＨ溶液等を用いるウェットエツチングも欠陥除去対
策として試みられたが、１〜２μｍ角の微細領域のエツ
チングは制御か極めて厳しく実現が難しい。これに対し
バレルタイプのドライエツチング装置を用いてＣＦ４＋
０２で欠陥層のエツチングを行うことも試みられたが、
アンダーカットが入ってしまうという報告がある。
策として試みられたが、１〜２μｍ角の微細領域のエツ
チングは制御か極めて厳しく実現が難しい。これに対し
バレルタイプのドライエツチング装置を用いてＣＦ４＋
０２で欠陥層のエツチングを行うことも試みられたが、
アンダーカットが入ってしまうという報告がある。
（発明の目的）
本発明は、ドライエツチング後の欠陥層除去工程におい
て、アンダーカットを生ずることなく欠陥層をドライエ
ツチングする方法の提供を目的とする。
て、アンダーカットを生ずることなく欠陥層をドライエ
ツチングする方法の提供を目的とする。
（発明の構成）
本発明は、平行平板型ドライエツチング装置を用いて、
被処理基板上の８１０２膜ないしＰＳＧ （Ｐのドープ
されたＳ＋０２）膜をドライエツチングする方法におい
て、該薄膜のエツチング後に、引続き弗化炭化水素のガ
スと０２ガスの混合ガス：こより該被処理基板をプラズ
マ処理するドライエツチング方法によって、前記目的を
達成したものである。
被処理基板上の８１０２膜ないしＰＳＧ （Ｐのドープ
されたＳ＋０２）膜をドライエツチングする方法におい
て、該薄膜のエツチング後に、引続き弗化炭化水素のガ
スと０２ガスの混合ガス：こより該被処理基板をプラズ
マ処理するドライエツチング方法によって、前記目的を
達成したものである。
前記混合ガスの０２濃度を、４０％ないし８０％の範囲
内にするとき一層の効果かえられろ。
内にするとき一層の効果かえられろ。
（作用）
前述の方法によれば、ＳｉＯ２膜やＰＳＧ膜のエツチン
グ後の欠陥層の除去において、サイドエツチングを防ぎ
ながら、制御性の良い低エツチング速度で、Ｓｉ基板に
ダメージを与えることなく欠陥層を除去出来、しかもエ
ツチング表面に炭化物皮膜を形成することもない。
グ後の欠陥層の除去において、サイドエツチングを防ぎ
ながら、制御性の良い低エツチング速度で、Ｓｉ基板に
ダメージを与えることなく欠陥層を除去出来、しかもエ
ツチング表面に炭化物皮膜を形成することもない。
（実施例）
以下、本発明の実施例を図面を参照して説明する。
第１図は、Ｓｉ基板１上のＳｉＯ２膜をフォトレジスト
パターンをマスクとしてＣＨＦ３；９０ｓｃｃｍ、
０２； １０ ｓ ｅ ｃｍで導入し、１．７ＲＷのＲ
ＩＥ （Ｖｄ ｃｍ６００Ｖ）方法でＳｉＯ２膜をエツ
チングしたときに、８１基板上に生ずる望ましくないＳ
ｉ欠陥層４を模式的に示したものである。
パターンをマスクとしてＣＨＦ３；９０ｓｃｃｍ、
０２； １０ ｓ ｅ ｃｍで導入し、１．７ＲＷのＲ
ＩＥ （Ｖｄ ｃｍ６００Ｖ）方法でＳｉＯ２膜をエツ
チングしたときに、８１基板上に生ずる望ましくないＳ
ｉ欠陥層４を模式的に示したものである。
３０％オーバーエツチングでエツチングした。
このＳ１欠陥層には先述のように、Ｃ，Ｆ４やＣ−Ｆ結
合膜が付着し、その下の層に結晶欠陥を生じている。
合膜が付着し、その下の層に結晶欠陥を生じている。
この後、同じ反応容器内にＣＦ４；６０ｓｅｃｍ。
○２；４０ｓｅｃｍ、圧力が２０Ｐａになるよう導入し
、高周波電力３００Ｗのグロー放電により第１図のＳｉ
欠陥Ｎ４をエツチングし除去した。
、高周波電力３００Ｗのグロー放電により第１図のＳｉ
欠陥Ｎ４をエツチングし除去した。
このときのエツチング時間とエツチング深さの関係を第
２図ａに示す。
２図ａに示す。
また第１図で示した試料を第２図す、 ｃで示したよ
うにＳｉのエッチレートを１００Ａ／ｍｉｎにコントロ
ールし、２ｍ１ｎエツチングしたときのコンタクト抵抗
の変化を第１表りこ示す。
うにＳｉのエッチレートを１００Ａ／ｍｉｎにコントロ
ールし、２ｍ１ｎエツチングしたときのコンタクト抵抗
の変化を第１表りこ示す。
（第１表）
従来に較べて抵抗はあきらかに減少し、かつ、ウェット
エツチング以上の効果が得られている。
エツチング以上の効果が得られている。
この原因はＣ−Ｆ重合膜、Ｓｉ結晶欠陥層が除去される
と同時に、Ｖｄｃが１００以下の化学反応に支配される
傾向のエツチングなので、再びはＳｉ欠陥層を生じない
ためと考えられる。
と同時に、Ｖｄｃが１００以下の化学反応に支配される
傾向のエツチングなので、再びはＳｉ欠陥層を生じない
ためと考えられる。
Ｓｉ欠陥層の除去には、上記のほか、Ｃ２Ｆ６゜Ｃ３Ｆ
Ｉｌ、ＣＨＦ３等の弗化炭化水素ガスと０２ガスの混合
ガスを用いても同様な効果が得られる。
Ｉｌ、ＣＨＦ３等の弗化炭化水素ガスと０２ガスの混合
ガスを用いても同様な効果が得られる。
実験によってＯ２澗度が４０％以下ではＳｉのエツチン
グ速度が速過ぎて８１欠陥層除去の制御が難しく、また
０２ｓ度が８０％を越えるとＳｉのエツチングが進行し
なくなることが判明している。
グ速度が速過ぎて８１欠陥層除去の制御が難しく、また
０２ｓ度が８０％を越えるとＳｉのエツチングが進行し
なくなることが判明している。
従ってＯ２濃度は４０％〜８０％の範囲が望ましい。
〈発明の効果）
本発明の方法によれば、ドライエツチング後の欠陥層除
去工程において、アンダーカットを生ずることなく欠陥
層をドライエツチングすることが出来る。
去工程において、アンダーカットを生ずることなく欠陥
層をドライエツチングすることが出来る。
第１図は、本発明を説明するためのＳｉ基板の断面図。
第２図ａは、エツチング時間とエツチング深さの関係を
示す図。 第２図すは、高周波電力とＳｉ基板のエッチレートの関
係を示す図。 第２図Ｃは、０゜ガス濃度とＳｉ基板のエッチレートの
関係を示す図。
示す図。 第２図すは、高周波電力とＳｉ基板のエッチレートの関
係を示す図。 第２図Ｃは、０゜ガス濃度とＳｉ基板のエッチレートの
関係を示す図。
Claims (2)
- （１）平行平板型ドライエッチング装置を用いて、被処
理基板上のＳｉＯ＿２膜ないしＰＳＧ（Ｐのドープされ
たＳｉＯ＿２）膜をドライエッチングする方法において
、該薄膜のエッチング後に、引続き弗化炭化水素のガス
とＯ＿２ガスの混合ガスにより該被処理基板をプラズマ
処理することを特徴とするドライエッチング方法。 - （２）前記混合ガスのＯ＿２濃度が、４０％ないし８０
％の範囲内にあることを特徴とする特許請求の範囲第１
項記載のドライエッチング方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19678486A JPS6353928A (ja) | 1986-08-22 | 1986-08-22 | ドライエツチング方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19678486A JPS6353928A (ja) | 1986-08-22 | 1986-08-22 | ドライエツチング方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6353928A true JPS6353928A (ja) | 1988-03-08 |
Family
ID=16363578
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19678486A Pending JPS6353928A (ja) | 1986-08-22 | 1986-08-22 | ドライエツチング方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6353928A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0629302A (ja) * | 1990-09-04 | 1994-02-04 | Samsung Electron Co Ltd | ポリシリコンエミッタバイポーラトランジスタの製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57114235A (en) * | 1981-01-08 | 1982-07-16 | Toshiba Corp | Cleaning of semiconductor substrate |
-
1986
- 1986-08-22 JP JP19678486A patent/JPS6353928A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57114235A (en) * | 1981-01-08 | 1982-07-16 | Toshiba Corp | Cleaning of semiconductor substrate |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0629302A (ja) * | 1990-09-04 | 1994-02-04 | Samsung Electron Co Ltd | ポリシリコンエミッタバイポーラトランジスタの製造方法 |
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