JPS6354833A - デイジタル制御形利得制御回路 - Google Patents
デイジタル制御形利得制御回路Info
- Publication number
- JPS6354833A JPS6354833A JP19924686A JP19924686A JPS6354833A JP S6354833 A JPS6354833 A JP S6354833A JP 19924686 A JP19924686 A JP 19924686A JP 19924686 A JP19924686 A JP 19924686A JP S6354833 A JPS6354833 A JP S6354833A
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- JP
- Japan
- Prior art keywords
- equalizer
- amplification factor
- circuit
- peak
- digital signal
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000003321 amplification Effects 0.000 claims abstract description 28
- 238000003199 nucleic acid amplification method Methods 0.000 claims abstract description 28
- 238000001514 detection method Methods 0.000 claims description 35
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 8
- 210000003323 beak Anatomy 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
Landscapes
- Filters That Use Time-Delay Elements (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はディジタル伝送装置に使用される等化器に関し
、特に受信信号の入力レベルが変動しても等化器の出力
振幅を一定値に保つディジタル制御形ＡＧＣに関する。
、特に受信信号の入力レベルが変動しても等化器の出力
振幅を一定値に保つディジタル制御形ＡＧＣに関する。
従来のこの種のディジタル制御形ＡＧＣは第５図に示す
ようにディジタル信号で増幅率を設定する可変利得の等
化器１と、この等化器１の出力を入力としてピークの検
出を行なうピーク検出回路３と、この検出回路３の出力
を入力として一定周期内のピーク数Ｍを計数する計数回
路５と、αを正の整数としてＭ≦αならば増幅率を上げ
る方向に、Ｍ≧αならば増幅率を下げる方向に等化器１
のディジタル信号を設定する係数制御回路６とで構成し
ていた。一定周期内の最少受信信号数をｎとした時にα
の値はＯくα〈ｎを満たすものとする。
ようにディジタル信号で増幅率を設定する可変利得の等
化器１と、この等化器１の出力を入力としてピークの検
出を行なうピーク検出回路３と、この検出回路３の出力
を入力として一定周期内のピーク数Ｍを計数する計数回
路５と、αを正の整数としてＭ≦αならば増幅率を上げ
る方向に、Ｍ≧αならば増幅率を下げる方向に等化器１
のディジタル信号を設定する係数制御回路６とで構成し
ていた。一定周期内の最少受信信号数をｎとした時にα
の値はＯくα〈ｎを満たすものとする。
第５図に於いて等化器１の増幅率が小さく等化器１の出
力振幅がピークレベルに達しない場合、ピーク検出回路
３ではピークの検出がなされないためＭくαとなシ、係
数制御回路６では等化器１の増幅率を上げる方向にディ
ジタル信号を設定する。又等化器１の増幅率が大きく等
化器１の出力振幅がピークレベルを越える時にはＭ〉α
とな）、係数制御回路６では等化器１の増幅率を下げる
方向にディジタル信号を設定する。
力振幅がピークレベルに達しない場合、ピーク検出回路
３ではピークの検出がなされないためＭくαとなシ、係
数制御回路６では等化器１の増幅率を上げる方向にディ
ジタル信号を設定する。又等化器１の増幅率が大きく等
化器１の出力振幅がピークレベルを越える時にはＭ〉α
とな）、係数制御回路６では等化器１の増幅率を下げる
方向にディジタル信号を設定する。
次に、入力に等化器の帯域内の雑音が入力に加わった時
の影響について述べる。具体例として低周波の周期的な
雑音を考える。
の影響について述べる。具体例として低周波の周期的な
雑音を考える。
受信信号に低周波の定常的か雑音（直流的にはＯ）が入
力すると等化器１の出力は第６図に示す波形となる。同
図で波線で示す波形が低周波雑音成分を示す。この場合
低周波雑音成分のピークと本来の受信信号のピークとが
重なる斜線部でピーク検出を行なう。この為、計数回路
５では雑音を含んだ信号のピーク数を計数し、係数制御
回路６では雑音を含んだ信号がピークレベルを上下する
ようにディジタル信号を設定する。
力すると等化器１の出力は第６図に示す波形となる。同
図で波線で示す波形が低周波雑音成分を示す。この場合
低周波雑音成分のピークと本来の受信信号のピークとが
重なる斜線部でピーク検出を行なう。この為、計数回路
５では雑音を含んだ信号のピーク数を計数し、係数制御
回路６では雑音を含んだ信号がピークレベルを上下する
ようにディジタル信号を設定する。
〔発明が解決しようとする問題点〕
上述した従来のディジタル制御形ＡＧＣは、受信信号に
電源からの低周波数成分のような定常的々雑音（直流的
には０）が入力すると第６図に示すように雑音を含んだ
信号に対して制御がかかるため等化器出力の受信信号自
体の振幅が小さくなり識別余裕が小さくなるという欠点
がある。
電源からの低周波数成分のような定常的々雑音（直流的
には０）が入力すると第６図に示すように雑音を含んだ
信号に対して制御がかかるため等化器出力の受信信号自
体の振幅が小さくなり識別余裕が小さくなるという欠点
がある。
本発明のディジタル制御形ＡＧＣは、受信信号の増幅率
をディジタル信号で設定する可変利得の等化器と、この
等化器の出力振幅からデータとピークの検出を行なう２
種類の検出回路と、検出回路の出力から一定周期内のデ
ータ数Ｎとピーク数Ｍを計数する２種類の計数回路と、
ＮとＭとの関にディジタル信号を設定する係数制御回路
を有している。本発明では一定周期内のデータとピーク
との割合によって増幅率の制御方向を決めるため、受信
信号に定常的な雑音が含まれていてもその影響を受けな
い。但し、計数を行う周期は雑音の周期よシ十分長いも
のとする。
をディジタル信号で設定する可変利得の等化器と、この
等化器の出力振幅からデータとピークの検出を行なう２
種類の検出回路と、検出回路の出力から一定周期内のデ
ータ数Ｎとピーク数Ｍを計数する２種類の計数回路と、
ＮとＭとの関にディジタル信号を設定する係数制御回路
を有している。本発明では一定周期内のデータとピーク
との割合によって増幅率の制御方向を決めるため、受信
信号に定常的な雑音が含まれていてもその影響を受けな
い。但し、計数を行う周期は雑音の周期よシ十分長いも
のとする。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例を示す回路図である。図
中１はディジタル信号で増幅率を制御する可変利得の等
化器、２は等化器１の出力からデータの検出を行なう検
出回路、３は等化器１の出力からピークの検出を行なう
検出回路、４は一定周期内のデータ数Ｎを計数する計数
回路、５は４と同じ周期内のピーク数Ｍを計数する計数
回路、方向にディジタル信号を設定する係数制御回路で
ある。
中１はディジタル信号で増幅率を制御する可変利得の等
化器、２は等化器１の出力からデータの検出を行なう検
出回路、３は等化器１の出力からピークの検出を行なう
検出回路、４は一定周期内のデータ数Ｎを計数する計数
回路、５は４と同じ周期内のピーク数Ｍを計数する計数
回路、方向にディジタル信号を設定する係数制御回路で
ある。
第１図に於いて等化器１の増＠率が小さく等化器１の出
力振幅が全てピークレベルに達しない場路６では等化器
１の増幅率を上げる方向にディジタル信号を設定する。
力振幅が全てピークレベルに達しない場路６では等化器
１の増幅率を上げる方向にディジタル信号を設定する。
等化器１の増幅率が大きく等化器１の出力振幅が全てピ
ークレベルを越える回路６では等化器１の増幅率を下げ
る方向にディジタル信号を設定する。雑音のない受信状
態にある場合、等化器１の出力振幅がピークレベルを上
下する形でディジタル信号が設定される。この状態を第
３図に示す。
ークレベルを越える回路６では等化器１の増幅率を下げ
る方向にディジタル信号を設定する。雑音のない受信状
態にある場合、等化器１の出力振幅がピークレベルを上
下する形でディジタル信号が設定される。この状態を第
３図に示す。
次に従来例と同様に、入力に低周波の雑音が加わった場
合について述べる。受信信号に電源からの低周波成分の
ような定常的な雑音（直流的にはＯ）が入力すると等化
器１の出力は第４図に示す波形と々る。低周波雑音の直
流成分は０であるので、低間波雑音の振幅の中心をピー
クレベルに設の振幅の中心がピークレベルに満たない場
合はＭなるので、係数制御回路６は等化器１の増幅率を
上げる方向にディジタル信号を設定する。低周波雑音の
振幅の中心がピークレベルを越える場合は、で係数制御
回路６は等化器１の増幅率を下げる方向にディジタル信
号を設定する。
合について述べる。受信信号に電源からの低周波成分の
ような定常的な雑音（直流的にはＯ）が入力すると等化
器１の出力は第４図に示す波形と々る。低周波雑音の直
流成分は０であるので、低間波雑音の振幅の中心をピー
クレベルに設の振幅の中心がピークレベルに満たない場
合はＭなるので、係数制御回路６は等化器１の増幅率を
上げる方向にディジタル信号を設定する。低周波雑音の
振幅の中心がピークレベルを越える場合は、で係数制御
回路６は等化器１の増幅率を下げる方向にディジタル信
号を設定する。
このように受信信号に低周波雑音が含まれる場合には、
第４図に示すように低周波雑音の振幅の中心がピークレ
ベルを上下する形で等化器ｌのディジタル信号を設定す
る。
第４図に示すように低周波雑音の振幅の中心がピークレ
ベルを上下する形で等化器ｌのディジタル信号を設定す
る。
第２図は受信信号がバイポーラ信号である時の本発明の
第２の実施例を示す回路図である。図中１はディジタル
信号で増幅率を制御する可変利得の等化器、７は等化器
１の出力から＋側デンタの検出を行なう＋側データ検出
回路、８は等化器１の出力からｍ個データの検出を行な
うｍ個データ検出回路、９は等化器１の出力から＋側ピ
ークの検出を行なう＋側ピーク検出回路、１０は等化器
１の出力からｍ個ビークの検出を行なうｍ個ピーク検出
回路、１１及び１２は０几回路、４は一定周期内の＋側
データとｍ個データの総数Ｎを計数する計数回路、５は
４と同じ周期内の＋側ビークとｍ個ピークの総数Ｍを計
数する計数回路、６はにディジタル信号を設定する係数
制御回路である。
第２の実施例を示す回路図である。図中１はディジタル
信号で増幅率を制御する可変利得の等化器、７は等化器
１の出力から＋側デンタの検出を行なう＋側データ検出
回路、８は等化器１の出力からｍ個データの検出を行な
うｍ個データ検出回路、９は等化器１の出力から＋側ピ
ークの検出を行なう＋側ピーク検出回路、１０は等化器
１の出力からｍ個ビークの検出を行なうｍ個ピーク検出
回路、１１及び１２は０几回路、４は一定周期内の＋側
データとｍ個データの総数Ｎを計数する計数回路、５は
４と同じ周期内の＋側ビークとｍ個ピークの総数Ｍを計
数する計数回路、６はにディジタル信号を設定する係数
制御回路である。
第２図に於いて＋側データ検出回路７の＋側データ検出
レベルとｍ個データ検出回路８のｍ個データ検出レベル
の絶対値は等しく設定し、又＋側ビーク検出回路９の＋
側ピーク検出レベルとｍ個ピーク検出回路１０のｍ個ピ
ーク検出レベルの絶対値も等しく設定しである。
レベルとｍ個データ検出回路８のｍ個データ検出レベル
の絶対値は等しく設定し、又＋側ビーク検出回路９の＋
側ピーク検出レベルとｍ個ピーク検出回路１０のｍ個ピ
ーク検出レベルの絶対値も等しく設定しである。
第２図に於いてＯＲ回路１１で＋側データの検出結果と
ｍ個データの検出結果の論理和を取シ、計数回路４で＋
側及び−側データの総数を計数する。同様ＫＯＲ回路１
２で＋側ビークの検出結果とｍ個ビークの検出結果の論
理和を取シ、計数回路５で＋側及び−側ビークの総数を
計数する。等化器１の増幅率が小さく等化器１の出力振
幅が＋側ビーク及び−側ピークレベルに満たない場合、
ので係数制御回路６では等化器１の増幅率を上げる方向
にディジタル信号を設定する。等化器１の増幅率が大き
く等化器１の出力振幅が＋側ビーク及び−側ピークレベ
ルを越える場合Ｍ＝Ｎとなシ、１の増幅率を下げる方向
にディジタル信号を設定する。この様に第２図の実施例
ではＯＲ回路１１と１２でデータとピークの検出結果の
論理和を取り計数するので、第１図の実施例と同じ効果
が得られる。
ｍ個データの検出結果の論理和を取シ、計数回路４で＋
側及び−側データの総数を計数する。同様ＫＯＲ回路１
２で＋側ビークの検出結果とｍ個ビークの検出結果の論
理和を取シ、計数回路５で＋側及び−側ビークの総数を
計数する。等化器１の増幅率が小さく等化器１の出力振
幅が＋側ビーク及び−側ピークレベルに満たない場合、
ので係数制御回路６では等化器１の増幅率を上げる方向
にディジタル信号を設定する。等化器１の増幅率が大き
く等化器１の出力振幅が＋側ビーク及び−側ピークレベ
ルを越える場合Ｍ＝Ｎとなシ、１の増幅率を下げる方向
にディジタル信号を設定する。この様に第２図の実施例
ではＯＲ回路１１と１２でデータとピークの検出結果の
論理和を取り計数するので、第１図の実施例と同じ効果
が得られる。
以上説明したようＫ、本発明は一定周期内のデータとピ
ークとの割合によって増幅率の制御方向を決めるため、
低周波雑音の影響を受けない制御ができる効果がある。
ークとの割合によって増幅率の制御方向を決めるため、
低周波雑音の影響を受けない制御ができる効果がある。
第１図は本発明の第１の実施例を示すブロック図、第２
図は本発明の第２の実施例を示すブロック図、第３図は
雑音が含まれない時の等化器の出力波形図、第４図は本
発明で受信信号に低周波雑音が含まれる時の等化器の出
力波形図、第５図は従来例によるディジタル制御形ＡＧ
Ｃのブロック図、第６図は従来例で受信信号に低周波雑
音が含まれる時の等化器の出力波形である。 １・・・・・・等化器、２・・・・・・データ検出回路
、３・・・・・・ビーク検出回路、４，５・・・・・・
計数回路、６・・・・・・係数制御回路、７・・・・・
・＋側データ検出回路、８・・・・・・−側データ検出
回路、９・・・・・・＋側ビーク検出回路、１０・・・
・・・−側ピーク検出回路、１１．１２・・・・・・オ
ア回路。 に） デ３図 第６図 筋４Ｉ２１
図は本発明の第２の実施例を示すブロック図、第３図は
雑音が含まれない時の等化器の出力波形図、第４図は本
発明で受信信号に低周波雑音が含まれる時の等化器の出
力波形図、第５図は従来例によるディジタル制御形ＡＧ
Ｃのブロック図、第６図は従来例で受信信号に低周波雑
音が含まれる時の等化器の出力波形である。 １・・・・・・等化器、２・・・・・・データ検出回路
、３・・・・・・ビーク検出回路、４，５・・・・・・
計数回路、６・・・・・・係数制御回路、７・・・・・
・＋側データ検出回路、８・・・・・・−側データ検出
回路、９・・・・・・＋側ビーク検出回路、１０・・・
・・・−側ピーク検出回路、１１．１２・・・・・・オ
ア回路。 に） デ３図 第６図 筋４Ｉ２１
Claims (1)
- 受信信号の増幅率をディジタル信号で設定する可変利得
の等化器と、該等化器の出力としてデータの検出を行な
う第１の検出回路と、前記等化器の出力を入力としてピ
ークの検出を行なう第２の検出回路と、前記第１の検出
回路の出力を入力として一定周期内のデータ数Ｎを計数
する第１の計数回路と、前記第２の検出回路の出力を入
力とし、前記第１の計数回路と同一周期内のピーク数Ｍ
を計数する第２の計数回路と、前記ＮとＭとの関係がＭ
／Ｎ＞１／２の場合、前記等化器の増幅率を下げる方向
に、Ｍ／Ｎ≦１／２の場合、前記等化器の増幅率を上げ
る方向に、前記等化器のディジタル信号をそれぞれ設定
する係数制御回路とで構成されるディジタル制御形利得
制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19924686A JPS6354833A (ja) | 1986-08-25 | 1986-08-25 | デイジタル制御形利得制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19924686A JPS6354833A (ja) | 1986-08-25 | 1986-08-25 | デイジタル制御形利得制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6354833A true JPS6354833A (ja) | 1988-03-09 |
Family
ID=16404600
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19924686A Pending JPS6354833A (ja) | 1986-08-25 | 1986-08-25 | デイジタル制御形利得制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6354833A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04176646A (ja) * | 1990-11-13 | 1992-06-24 | Maruyama Kogyo Kk | 無黄変ポリウレタン樹脂シート |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60187138A (ja) * | 1984-03-06 | 1985-09-24 | Fujitsu Ltd | デイジタル制御形適応ａｇｃ方式 |
-
1986
- 1986-08-25 JP JP19924686A patent/JPS6354833A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60187138A (ja) * | 1984-03-06 | 1985-09-24 | Fujitsu Ltd | デイジタル制御形適応ａｇｃ方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04176646A (ja) * | 1990-11-13 | 1992-06-24 | Maruyama Kogyo Kk | 無黄変ポリウレタン樹脂シート |
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