JPS6355218B2 - - Google Patents
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- JPS6355218B2 JPS6355218B2 JP54125389A JP12538979A JPS6355218B2 JP S6355218 B2 JPS6355218 B2 JP S6355218B2 JP 54125389 A JP54125389 A JP 54125389A JP 12538979 A JP12538979 A JP 12538979A JP S6355218 B2 JPS6355218 B2 JP S6355218B2
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- Japan
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- semiconductor
- terminal
- region
- switching element
- semiconductor switching
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/854—Complementary IGFETs, e.g. CMOS comprising arrangements for preventing bipolar actions between the different IGFET regions, e.g. arrangements for latchup prevention
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
本発明は、半導体集積回路装置に構成されたス
イツチング回路およびそれを用いた多値電圧発生
回路に関する。
イツチング回路およびそれを用いた多値電圧発生
回路に関する。
絶縁ゲート電界効果トランジスタを半導体スイ
ツチング素子とした多値電圧発生回路は、例えば
特開昭50−158294号明細書によつて公知である。
特開昭50−158294号によつて公知の多値電圧発生
回路中における中間電圧供給用のスイツチング回
路は、第1a図の回路構成を有し、第１ｂ図に示
すように半導体集積回路装置内に構成されること
が出来る。
ツチング素子とした多値電圧発生回路は、例えば
特開昭50−158294号明細書によつて公知である。
特開昭50−158294号によつて公知の多値電圧発生
回路中における中間電圧供給用のスイツチング回
路は、第1a図の回路構成を有し、第１ｂ図に示
すように半導体集積回路装置内に構成されること
が出来る。
しかしながら、かかる公知のスイツチング回路
は以下に説明するような理由によりラツチアツプ
現象を生じやすいことが本発明者等による検討に
より明らかとされた。いわゆるラツチアツプ現象
と呼ばれ、半導体集積回路中の寄生サイリスタも
しくは寄生トランジスタがターンオンする現象に
より半導体集積回路は誤動作もしくは破壊を引き
起こす。例えば、第1Nチヤンネル絶縁ゲート電
界効果トランジスタQ1のN+型ドレイン領域D1に
端子TIN1を介して入力電圧VIN1（−10V）が印加
されているとする。第１、第2Nチヤンネル絶縁
ゲート電界効果トランジスタQ1，Q2のゲート電
極M1，M2に印加されるスイツチング制御信号
φINの電圧が、Q1，Q2のスレツシユホールド電圧
よりも高くなり、Q1，Q2がオン状態となると、
入力端子TIN1における入力電圧VIN1（−10V）の
電圧が出力端子TOUTに出力電圧VOUTとして表わ
れる。このときＰ型ウエル領域W1の電圧は−
10Vである。また、Ｐ型ウエル領域W1はオーミ
ツク接続用P+型領域C1を介してN+型ソース領域
S1，S2に接続されることにより、Ｐ型ウエル領域
W1の電位はN+型ソース領域S1，S2の電位と等し
くされる。
は以下に説明するような理由によりラツチアツプ
現象を生じやすいことが本発明者等による検討に
より明らかとされた。いわゆるラツチアツプ現象
と呼ばれ、半導体集積回路中の寄生サイリスタも
しくは寄生トランジスタがターンオンする現象に
より半導体集積回路は誤動作もしくは破壊を引き
起こす。例えば、第1Nチヤンネル絶縁ゲート電
界効果トランジスタQ1のN+型ドレイン領域D1に
端子TIN1を介して入力電圧VIN1（−10V）が印加
されているとする。第１、第2Nチヤンネル絶縁
ゲート電界効果トランジスタQ1，Q2のゲート電
極M1，M2に印加されるスイツチング制御信号
φINの電圧が、Q1，Q2のスレツシユホールド電圧
よりも高くなり、Q1，Q2がオン状態となると、
入力端子TIN1における入力電圧VIN1（−10V）の
電圧が出力端子TOUTに出力電圧VOUTとして表わ
れる。このときＰ型ウエル領域W1の電圧は−
10Vである。また、Ｐ型ウエル領域W1はオーミ
ツク接続用P+型領域C1を介してN+型ソース領域
S1，S2に接続されることにより、Ｐ型ウエル領域
W1の電位はN+型ソース領域S1，S2の電位と等し
くされる。
次にスイツチング制御信号φINをQ1，Q2のスレ
ツシユホールド電圧よりも低くすることにより
Q1，Q2をオフ状態にし、その後直ちに他のスイ
ツチング回路によつて端子TOUTに−20Vを印加す
る。このとき第１ｃ図の等価回路に示すように、
Ｐ型ウエル領域W1（−10V）とN+型ドレイン領
域D2（−20V）との間のPN接合が順方向にバイ
アスされることになり、Ｐ型ウエル領域W1から
N+型ドレイン領域D2へ電流ｉが流れる。しかし
その後Ｐ型ウエル領域W1の電圧の低下によりN+
型ドレイン領域D1（−10V）とＰ型ウエル領域W1
が逆方向にバイアスされるため、Ｐ型ウエル領域
W1とＮ型ドレイン領域D2の接合間の電位差が、
このPN接合の順方向電圧以下になつたとき電流
ｉの流れはとまる。
ツシユホールド電圧よりも低くすることにより
Q1，Q2をオフ状態にし、その後直ちに他のスイ
ツチング回路によつて端子TOUTに−20Vを印加す
る。このとき第１ｃ図の等価回路に示すように、
Ｐ型ウエル領域W1（−10V）とN+型ドレイン領
域D2（−20V）との間のPN接合が順方向にバイ
アスされることになり、Ｐ型ウエル領域W1から
N+型ドレイン領域D2へ電流ｉが流れる。しかし
その後Ｐ型ウエル領域W1の電圧の低下によりN+
型ドレイン領域D1（−10V）とＰ型ウエル領域W1
が逆方向にバイアスされるため、Ｐ型ウエル領域
W1とＮ型ドレイン領域D2の接合間の電位差が、
このPN接合の順方向電圧以下になつたとき電流
ｉの流れはとまる。
一方、このラツチアツプ電流ｉの大きさはＮ型
基板１とＰ型ウエル領域W1との間のPN接合容量
C1の大きさに比例する。Ｐ型ウエル領域W1中に
は二つのＮチヤンネル絶縁ゲート電界効果トラン
ジスタQ1，Q2が形成されているので、このＰ型
ウエル領域W1の面積はかなり大きくなり、結果
としてラツチアツプ電流ｉの電流値は極めて大き
くなる。
基板１とＰ型ウエル領域W1との間のPN接合容量
C1の大きさに比例する。Ｐ型ウエル領域W1中に
は二つのＮチヤンネル絶縁ゲート電界効果トラン
ジスタQ1，Q2が形成されているので、このＰ型
ウエル領域W1の面積はかなり大きくなり、結果
としてラツチアツプ電流ｉの電流値は極めて大き
くなる。
ところでＰ型ウエル領域W1からN+型ドレイン
領域D2へ流れる上記大電流ｉは、N+型ドレイン
領域D2をエミツタ、Ｐ型ウエル領域W1をベース
Ｎ型基板１をコレクタとする寄生トランジスタを
オンさせることになる。さらに、Ｐ型ウエル領域
W1の近傍に形成された図示しないＰ型領域と、
前記NPN構造が寄生サイリスタを構成し、これ
がターンオンすることがありうる。このようなラ
ツチアツプ現象の結果、消費電力の増大を招き、
さらにはＮ型基板１内に形成された回路の誤動作
を起こし易すい。
領域D2へ流れる上記大電流ｉは、N+型ドレイン
領域D2をエミツタ、Ｐ型ウエル領域W1をベース
Ｎ型基板１をコレクタとする寄生トランジスタを
オンさせることになる。さらに、Ｐ型ウエル領域
W1の近傍に形成された図示しないＰ型領域と、
前記NPN構造が寄生サイリスタを構成し、これ
がターンオンすることがありうる。このようなラ
ツチアツプ現象の結果、消費電力の増大を招き、
さらにはＮ型基板１内に形成された回路の誤動作
を起こし易すい。
したがつて本発明の目的とするところは、ラツ
チアツプ現象の生じにくい半導体集積回路に構成
されたスイツチング回路およびそれを用いた多値
電圧発生回路を提供することにある。
チアツプ現象の生じにくい半導体集積回路に構成
されたスイツチング回路およびそれを用いた多値
電圧発生回路を提供することにある。
上記目的を達成するための本発明の基本構成
は、特許請求の範囲に規定された特徴を有する。
は、特許請求の範囲に規定された特徴を有する。
以下図面を参照して本発明を具体的に説明す
る。
る。
入力端子TIN1と出力端子TOUTとの間に第１と第
２の半導体スイツチング素子として第１と第２の
Ｎチヤンネル絶縁ゲート電界効果トランジスタ
Q21，Q22のドレインソース電流径路が第２ａ図
に示すように直列接続されている。
２の半導体スイツチング素子として第１と第２の
Ｎチヤンネル絶縁ゲート電界効果トランジスタ
Q21，Q22のドレインソース電流径路が第２ａ図
に示すように直列接続されている。
第２ａ図のスイツチング回路が半導体集積回路
装置内に形成される場合は、第２ｂ図に示すよう
に第１と第２の絶縁ゲート型電界効果トランジス
タQ21，Q22はＮ型半導体基板１中に形成された
第１と第２のＰ型ウエル領域W21，W22中にそれ
ぞれ形成されている。
装置内に形成される場合は、第２ｂ図に示すよう
に第１と第２の絶縁ゲート型電界効果トランジス
タQ21，Q22はＮ型半導体基板１中に形成された
第１と第２のＰ型ウエル領域W21，W22中にそれ
ぞれ形成されている。
I21，I22およびM21，M22は、それぞれ第１と第
２の絶縁ゲート型電界効果トランジスタQ21，
Q22のゲート絶縁膜およびゲート電極を示してい
る。第１のＮチヤンネル絶縁ゲート電界効果トラ
ンジスタQ21のN+型ソース領域S21とＰ型ウエル
領域W21とはP+型オーミツク接触領域C21を介し
て接続されるとともに入力端子TIN1に接続されて
いる。第２のＮチヤンネル絶縁ゲート電界効果ト
ランジスタQ22のN+型ソース領域S22とＰ型ウエ
ル領域W22とはP+型オーミツク接触領域C22を介
して接続されるとともに出力端子TOUTに接続さ
れている。第１および第２の絶縁ゲート型電界効
果トランジスタQ21，Q22のゲート電極M21，M22
には共通にスイツチング制御信号φ2が印加され
る。
２の絶縁ゲート型電界効果トランジスタQ21，
Q22のゲート絶縁膜およびゲート電極を示してい
る。第１のＮチヤンネル絶縁ゲート電界効果トラ
ンジスタQ21のN+型ソース領域S21とＰ型ウエル
領域W21とはP+型オーミツク接触領域C21を介し
て接続されるとともに入力端子TIN1に接続されて
いる。第２のＮチヤンネル絶縁ゲート電界効果ト
ランジスタQ22のN+型ソース領域S22とＰ型ウエ
ル領域W22とはP+型オーミツク接触領域C22を介
して接続されるとともに出力端子TOUTに接続さ
れている。第１および第２の絶縁ゲート型電界効
果トランジスタQ21，Q22のゲート電極M21，M22
には共通にスイツチング制御信号φ2が印加され
る。
第４ａ図は、第２ａ図および第２ｂ図のスイツ
チング回路を中間電圧供給用として応用した多値
電圧発生回路の回路図を示している。
チング回路を中間電圧供給用として応用した多値
電圧発生回路の回路図を示している。
第１入力端子TIN1と出力端子TOUTとの間には第
１のＰチヤンネル絶縁ゲート電界効果トランジス
タQ31が接続され、第２入力端子TIN2と出力端子
TOUTとの間には直列接続された第２および第３
のＮチヤンネル絶縁ゲート電界効果トランジスタ
Q32，Q33が接続され、第Ｎ入力端子TINNと出力端
子TOUTとの間には第Ｎ番目のＮチヤンネル絶縁
ゲート電界効果トランジスタQ3Nが接続されてい
る。
１のＰチヤンネル絶縁ゲート電界効果トランジス
タQ31が接続され、第２入力端子TIN2と出力端子
TOUTとの間には直列接続された第２および第３
のＮチヤンネル絶縁ゲート電界効果トランジスタ
Q32，Q33が接続され、第Ｎ入力端子TINNと出力端
子TOUTとの間には第Ｎ番目のＮチヤンネル絶縁
ゲート電界効果トランジスタQ3Nが接続されてい
る。
第１入力端子TIN1には最高電圧（0V）の第１
入力電圧VIN1、第２入力端子TIN2には中間電圧
（−10V）の第２入力電圧VIN2、第Ｎ入力端子
TINNには最低電圧（−20V）の第Ｎ入力電圧VINN
をそれぞれ印加する。
入力電圧VIN1、第２入力端子TIN2には中間電圧
（−10V）の第２入力電圧VIN2、第Ｎ入力端子
TINNには最低電圧（−20V）の第Ｎ入力電圧VINN
をそれぞれ印加する。
第１トランジスタQ31のゲート電極に第１スイ
ツチング制御信号φ1、第２および第３トランジ
スタQ32，Q33のゲート電極に第２スイツチング
制御信号φ2、第ＮトランジスタQ3Nのゲート電極
に第Ｎスイツチング制御信号φNをそれぞれ印加
することによつて、第１トランジスタQ31、第２
および第３トランジスタQ32，Q33、第Ｎトラン
ジスタQ3Nを選択的にオンとせしめ、第１、第２
…第Ｎ入力電圧VIN1，VIN2…VINNのうち選択され
たひとつに基づいた出力電圧VOUTを出力端子
TOUTへ送出する。
ツチング制御信号φ1、第２および第３トランジ
スタQ32，Q33のゲート電極に第２スイツチング
制御信号φ2、第ＮトランジスタQ3Nのゲート電極
に第Ｎスイツチング制御信号φNをそれぞれ印加
することによつて、第１トランジスタQ31、第２
および第３トランジスタQ32，Q33、第Ｎトラン
ジスタQ3Nを選択的にオンとせしめ、第１、第２
…第Ｎ入力電圧VIN1，VIN2…VINNのうち選択され
たひとつに基づいた出力電圧VOUTを出力端子
TOUTへ送出する。
第４ａ図の多値電圧発生回路が半導体集積回路
装置内に形成される場合は、第４ｂ図に示すよう
に第１のＰチヤンネルトランジスタQ31、第２お
よび第３のＮチヤンネルトランジスタQ32，Q33、
第Ｎ番目のＮチヤンネルトランジスタQ3NがＮ型
半導体基板１中に形成されている。
装置内に形成される場合は、第４ｂ図に示すよう
に第１のＰチヤンネルトランジスタQ31、第２お
よび第３のＮチヤンネルトランジスタQ32，Q33、
第Ｎ番目のＮチヤンネルトランジスタQ3NがＮ型
半導体基板１中に形成されている。
I31，I32，I33，I3NおよびM31，M32，M33，M3N
はそれぞれ第１、第２、第３、第Ｎの絶縁ゲート
電界効果トランジスタQ31，Q32，Q33，Q3Nのゲ
ート絶縁膜およびゲート電極を示している。Ｎ型
半導体基板１の表面に形成された第１のＰチヤン
ネル絶縁ゲート電界効果トランジスタQ31のP+型
ソース領域S31とＮ型半導体基板１とはN+型オー
ミツク接触領域C31を介して接続されるとともに
第１入力端子TIN1に接続され、P+型ドレイン領
域D31は出力端子TOUTへ接続されている。
はそれぞれ第１、第２、第３、第Ｎの絶縁ゲート
電界効果トランジスタQ31，Q32，Q33，Q3Nのゲ
ート絶縁膜およびゲート電極を示している。Ｎ型
半導体基板１の表面に形成された第１のＰチヤン
ネル絶縁ゲート電界効果トランジスタQ31のP+型
ソース領域S31とＮ型半導体基板１とはN+型オー
ミツク接触領域C31を介して接続されるとともに
第１入力端子TIN1に接続され、P+型ドレイン領
域D31は出力端子TOUTへ接続されている。
第２および第３、第Ｎ番号のＮチヤンネル絶縁
ゲート電界効果トランジスタQ32およびQ33，Q3N
はそれぞれ、Ｎ型半導体基板１中のＰ型の第１お
よび第２、第（Ｎ−１）番目のウエル領域W32お
よびW33，W3N中に形成されている。
ゲート電界効果トランジスタQ32およびQ33，Q3N
はそれぞれ、Ｎ型半導体基板１中のＰ型の第１お
よび第２、第（Ｎ−１）番目のウエル領域W32お
よびW33，W3N中に形成されている。
第２のＮチヤンネル絶縁ゲート電界効果トラン
ジスタQ32のN+型ソース領域S32とＰ型ウエル領
域W32とはP+型オーミツク接触領域C32を介して
接続されるとともに第２入力端子TIN2に接続さ
れ、そのN+型ドレイン領域D32は第３のＮチヤン
ネル絶縁ゲート電界効果トランジスタQ33のN+型
ドレイン領域D33へ接続されている。第３のＮチ
ヤンネル絶縁ゲート電界効果トランジスタQ33の
N+型ソース領域S33とＰ型ウエル領域W33とはP+
型オーミツク接触領域C33を介して接続されると
ともに出力端子TOUTへ接続されている。
ジスタQ32のN+型ソース領域S32とＰ型ウエル領
域W32とはP+型オーミツク接触領域C32を介して
接続されるとともに第２入力端子TIN2に接続さ
れ、そのN+型ドレイン領域D32は第３のＮチヤン
ネル絶縁ゲート電界効果トランジスタQ33のN+型
ドレイン領域D33へ接続されている。第３のＮチ
ヤンネル絶縁ゲート電界効果トランジスタQ33の
N+型ソース領域S33とＰ型ウエル領域W33とはP+
型オーミツク接触領域C33を介して接続されると
ともに出力端子TOUTへ接続されている。
第Ｎ番目のＮチヤンネル絶縁ゲート電界効果ト
ランジスタQ3NのN+型ソース領域S3NとＰ型ウエ
ル領域W3NとはP+型オーミツク接触領域C3Nを介
して接続されるとともに第Ｎ入力端子TINNに接続
され、N+型ドレイン領域D3Nは出力端子TOUTに接
続されている。
ランジスタQ3NのN+型ソース領域S3NとＰ型ウエ
ル領域W3NとはP+型オーミツク接触領域C3Nを介
して接続されるとともに第Ｎ入力端子TINNに接続
され、N+型ドレイン領域D3Nは出力端子TOUTに接
続されている。
第４ａ図および第４ｂ図に示した多値電圧発生
回路の回路動作を、第４ｃ図を参照して説明す
る。
回路の回路動作を、第４ｃ図を参照して説明す
る。
第１スイツチング制御信号φ1によつて、第１
トランジスタQ31がオフ状態とする。第２スイツ
チング制御信号φ2の電位が第２および第３のト
ランジスタQ32，Q33のスレツシユホールド電圧
以上になると、Q32，Q33はオン状態となり、端
子TIN2に印加された第２入力電圧VIN2（−10V）
が出力電圧VOUTとして出力端子TOUTに表われる。
従つて、Ｐ型の第１ウエル領域W32とＮ型半導体
基板１との間のPNジヤンクシヨン容量C2および
Ｐ型の第２ウエル領域W33とＮ型半導体基板１と
の間のPNジヤンクシヨン容量C3は、この第２入
力電圧VIN2の電圧値に充電される。
トランジスタQ31がオフ状態とする。第２スイツ
チング制御信号φ2の電位が第２および第３のト
ランジスタQ32，Q33のスレツシユホールド電圧
以上になると、Q32，Q33はオン状態となり、端
子TIN2に印加された第２入力電圧VIN2（−10V）
が出力電圧VOUTとして出力端子TOUTに表われる。
従つて、Ｐ型の第１ウエル領域W32とＮ型半導体
基板１との間のPNジヤンクシヨン容量C2および
Ｐ型の第２ウエル領域W33とＮ型半導体基板１と
の間のPNジヤンクシヨン容量C3は、この第２入
力電圧VIN2の電圧値に充電される。
次に、第２スイツチング制御信号φ2の電圧を
第２および第３トランジスタQ32，Q33のスレツ
シユホールド電圧以下にして、Q32，Q33をオフ
状態にし、その後直ちに第１スイツチング制御信
号φ1の電圧を第１トランジスタQ31のスレツシユ
ホールド電圧以下にして、Q31をオン状態とす
る。かくして、第１入力電圧VIN1（0V）はオン状
態の第１トランジスタQ31を介して出力端子TOUT
に表われるため、第３トランジスタQ33のＰ型の
第３ウエル領域W33とＮ型半導体基板１との間の
PNジヤンクシヨン容量C3の電圧は急速にこの第
１入力電圧VIN1の電圧値と等しくなる。
第２および第３トランジスタQ32，Q33のスレツ
シユホールド電圧以下にして、Q32，Q33をオフ
状態にし、その後直ちに第１スイツチング制御信
号φ1の電圧を第１トランジスタQ31のスレツシユ
ホールド電圧以下にして、Q31をオン状態とす
る。かくして、第１入力電圧VIN1（0V）はオン状
態の第１トランジスタQ31を介して出力端子TOUT
に表われるため、第３トランジスタQ33のＰ型の
第３ウエル領域W33とＮ型半導体基板１との間の
PNジヤンクシヨン容量C3の電圧は急速にこの第
１入力電圧VIN1の電圧値と等しくなる。
一方、第２トランジスタQ32のＰ型の第１ウエ
ル領域W32には、第３トランジスタQ33のＰ型第
２ウエル領域W33とN+型ドレイン領域D32との間
の順方向PN接合と第２トランジスタQ32のN+型
ドレイン領域D32とＰ型第１ウエル領域W32との
間の逆方向PN接合との直列径路を流れる電流
i′が流入する。この電流i′の電流値が大きいと半
導体集積回路のラツチアツプ現象の原因となる
が、本発明によればこの電流i′は互いに対向方向
の二つのPN接合の直列径路に流れるので、この
電流i′の電流値は逆方向PN接合に流れる逆方向
電流になるので実際上無視できる値となる。
ル領域W32には、第３トランジスタQ33のＰ型第
２ウエル領域W33とN+型ドレイン領域D32との間
の順方向PN接合と第２トランジスタQ32のN+型
ドレイン領域D32とＰ型第１ウエル領域W32との
間の逆方向PN接合との直列径路を流れる電流
i′が流入する。この電流i′の電流値が大きいと半
導体集積回路のラツチアツプ現象の原因となる
が、本発明によればこの電流i′は互いに対向方向
の二つのPN接合の直列径路に流れるので、この
電流i′の電流値は逆方向PN接合に流れる逆方向
電流になるので実際上無視できる値となる。
第３ａ図および第３ｂ図は、本発明の他の実施
例によるスイツチング回路の回路図とその半導体
集積回路装置の断面図を示しており、第２ａ図お
よび第２ｂ図ですでに説明した実施例中のＮチヤ
ンネル絶縁ゲート電界効果トランジスタQ22は半
導体ダイオードｄに置き換られている。この半導
体ダイオードｄはＰ型ウエル領域W22中に形成さ
れ、P+型アノード領域A22とN+型カソード領域
K22とを有している。
例によるスイツチング回路の回路図とその半導体
集積回路装置の断面図を示しており、第２ａ図お
よび第２ｂ図ですでに説明した実施例中のＮチヤ
ンネル絶縁ゲート電界効果トランジスタQ22は半
導体ダイオードｄに置き換られている。この半導
体ダイオードｄはＰ型ウエル領域W22中に形成さ
れ、P+型アノード領域A22とN+型カソード領域
K22とを有している。
第５ａ図および第５ｂ図は第３ａ図および第３
ｂ図に示したスイツチング回路を中間電圧供給用
として応用した多値電圧発生回路の実施例を示し
ており、第４ａ図および第５ｂ図ですでに説明し
た実施例中のＮチヤンネル絶縁ゲート電界効果ト
ランジスタQ33は半導体ダイオードｄに置き換ら
れている。この半導体ダイオードｄはＰ型ウエル
領域W33中に形成され、P+型アノード領域A33と
N+型カソード領域K33とを有している。かかる実
施例の場合も、第５ｃ図の等価回路に示すように
第２トランジスタQ32のＰ型ウエル領域W32は出
力端子TOUTより第２トランジスタQ32とダイオー
ドｄの直列接続に介在した互いに対向方向の二つ
のPN接合の直列径路によつて分離されているた
め、この間に流れる電流i′の電流値を極めて小さ
な値とすることが出来る。
ｂ図に示したスイツチング回路を中間電圧供給用
として応用した多値電圧発生回路の実施例を示し
ており、第４ａ図および第５ｂ図ですでに説明し
た実施例中のＮチヤンネル絶縁ゲート電界効果ト
ランジスタQ33は半導体ダイオードｄに置き換ら
れている。この半導体ダイオードｄはＰ型ウエル
領域W33中に形成され、P+型アノード領域A33と
N+型カソード領域K33とを有している。かかる実
施例の場合も、第５ｃ図の等価回路に示すように
第２トランジスタQ32のＰ型ウエル領域W32は出
力端子TOUTより第２トランジスタQ32とダイオー
ドｄの直列接続に介在した互いに対向方向の二つ
のPN接合の直列径路によつて分離されているた
め、この間に流れる電流i′の電流値を極めて小さ
な値とすることが出来る。
第１ａ図、第１ｂ図、第１ｃ図は従来より公知
のスイツチング回路の回路図、集積回路の構造断
面図、等価回路図を示し、第２ａ図、第２ｂ図は
本発明の実施例によるスイツチング回路の回路
図、集積回路の構造断面図を示し、第３ａ図、第
３ｂ図は本発明の他の実施例によるスイツチング
回路の回路図、集積回路の構造断面図を示し、第
４ａ図、第４ｂ図、第４ｃ図は第２ａ図、第２ｂ
図のスイツチング回路を中間電圧供給用として応
用した多値電圧発生回路の回路図、集積回路の構
造断面図、等価回路を示し、第５ａ図、第５ｂ
図、第５ｃ図は第３ａ図、第３ｂ図のスイツチン
グ回路を中間電圧供給用として応用した多値電圧
発生回路の回路図、集積回路の構造断面図、等価
回路を示している。 １……Ｎ型半導体基板、TIN1……入力端子、
TOUT……出力端子、Q21……第１の半導体スイツ
チング素子、Q22……第２の半導体スイツチング
素子、W21……Ｐ型ウエル領域、φ2……スイツチ
ング制御信号。
のスイツチング回路の回路図、集積回路の構造断
面図、等価回路図を示し、第２ａ図、第２ｂ図は
本発明の実施例によるスイツチング回路の回路
図、集積回路の構造断面図を示し、第３ａ図、第
３ｂ図は本発明の他の実施例によるスイツチング
回路の回路図、集積回路の構造断面図を示し、第
４ａ図、第４ｂ図、第４ｃ図は第２ａ図、第２ｂ
図のスイツチング回路を中間電圧供給用として応
用した多値電圧発生回路の回路図、集積回路の構
造断面図、等価回路を示し、第５ａ図、第５ｂ
図、第５ｃ図は第３ａ図、第３ｂ図のスイツチン
グ回路を中間電圧供給用として応用した多値電圧
発生回路の回路図、集積回路の構造断面図、等価
回路を示している。 １……Ｎ型半導体基板、TIN1……入力端子、
TOUT……出力端子、Q21……第１の半導体スイツ
チング素子、Q22……第２の半導体スイツチング
素子、W21……Ｐ型ウエル領域、φ2……スイツチ
ング制御信号。
Claims (1)
- 【特許請求の範囲】 １ 第１端子と上記第１端子に対しその電位関係
が逆転される第２端子との間に直列接続された第
１、第２半導体スイツチング素子を備え、上記第
１半導体スイツチング素子が半導体基板の表面に
形成された第１導電型の第１半導体領域に形成さ
れてなるとともに上記第２半導体スイツチング素
子が上記第１半導体領域と分離された状態をもつ
て上記半導体基板の表面に形成された第１導電型
の第２半導体領域に形成されてなり、上記第１半
導体スイツチン素子と第２半導体スイツチング素
子との共通接続点に対して上記第１及び第２半導
体領域が電気的に分離されてなることを特徴とす
る半導体集積回路に構成されたスイツチング回
路。 ２ 上記第１半導体スイツチング素子Q21は第１
の絶縁ゲート型電界効果トランジスタにより構成
され、該第１の絶縁ゲート型電界効果トランジス
タQ21はゲート電極M21、ゲート絶縁膜I21、上記
第１半導体領域W21中に形成された第１導電型の
ソース領域S21およびドレイン領域D21と高濃度の
第２導電型オーミツク接触領域C21とを具備し、
上記ゲート電極M21にはスイツチング制御信号が
印加され、上記ソース領域S21およびオーミツク
接触領域C21は上記第１端子TIN1に電気的に接続
され、上記ドレイン領域D21は上記第２半導体ス
イツチング素子Q22を介して上記第２端子TOUTに
接続されたことを特徴とする特許請求の範囲第１
項記載の半導体集積回路装置に構成されたスイツ
チング回路。 ３ 上記第２半導体スイツチング素子Q22は第２
の絶縁ゲート型電界効果トランジスタにより構成
され、該第２の絶縁ゲート型電界効果トランジス
タQ22はゲート電極M22、ゲート絶縁膜I22、上記
第２半導体領域W22中に形成された第１導電型の
ソース領域S22およびドレイン領域D22と高濃度の
第２導電型オーミツク接触領域C22とを具備し、
上記ゲート電極M22には上記スイツチング制御信
号が印加され、上記ソース領域S22およびオーミ
ツク接触領域C22は上記第２端子TOUTに電気的に
接続され、上記第２の絶縁ゲート電界効果トラン
ジスタQ22の上記ドレイン領域D22は上記第１の
絶縁ゲート電界効果トランジスタQ21の上記ドレ
イン領域D21に電気的に接続されたことを特徴と
する特許請求の範囲第２項記載の半導体集積回路
装置に構成されたスイツチング回路。 ４ 上記第２半導体スイツチング素子ｄは半導体
ダイオードにより構成され、該半導体ダイオード
ｄは上記第２半導体領域W22中に形成されたPN
接合を具備してなることを特徴とする特許請求の
範囲第２項記載の半導体集積回路装置に構成され
たスイツチング回路。 ５ 第１、第２入力電圧がそれぞれ印加される第
１、第２端子と、上記第１、第２入力電圧の中間
の入力電圧が印加される第３端子と、第４端子
と、上記第１端子と第４端子との間に設けられた
第１半導体スイツチング素子と、上記第２端子と
第４端子との間に設けられた第２半導体スイツチ
ング素子と、上記第３端子と第４端子との間に直
列接続された第３、第４半導体スイツチング素子
とを備え、上記半導体スイツチング素子を選択的
にオンせしめることによつて上記第１ないし第３
端子の入力電圧を上記第４端子に選択的に送出せ
しめるようになした回路であつて、上記第３半導
体スイツチング素子が半導体基板の表面に形成さ
れた第１導電型の第１半導体領域に形成されてな
るとともに上記第４半導体スイツチング素子が上
記第１半導体領域と分離された状態をもつて上記
半導体基板の表面に形成された第１導電型の第２
半導体領域に形成されてなり、上記第３半導体ス
イツチング素子と第４半導体スイツチング素子と
の共通接続点に対して上記第１及び第２半導体領
域が電気的に分離されてなることを特徴とする半
導体集積回路に構成された多値電圧発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12538979A JPS5650555A (en) | 1979-10-01 | 1979-10-01 | Switching circuit formed in semiconductor integrated circuit device and multilevel voltage generation circuit using the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12538979A JPS5650555A (en) | 1979-10-01 | 1979-10-01 | Switching circuit formed in semiconductor integrated circuit device and multilevel voltage generation circuit using the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5650555A JPS5650555A (en) | 1981-05-07 |
| JPS6355218B2 true JPS6355218B2 (ja) | 1988-11-01 |
Family
ID=14908919
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12538979A Granted JPS5650555A (en) | 1979-10-01 | 1979-10-01 | Switching circuit formed in semiconductor integrated circuit device and multilevel voltage generation circuit using the same |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5650555A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61283158A (ja) * | 1985-06-10 | 1986-12-13 | Nec Corp | 相補型ｍｏｓトランジスタ回路 |
| JPH01124718U (ja) * | 1988-02-18 | 1989-08-24 | ||
| JP2012049946A (ja) * | 2010-08-30 | 2012-03-08 | Toyota Motor Corp | 電圧駆動型素子を駆動する駆動装置 |
-
1979
- 1979-10-01 JP JP12538979A patent/JPS5650555A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5650555A (en) | 1981-05-07 |
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