JPH03235368A - 半導体装置 - Google Patents
半導体装置Info
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- JPH03235368A JPH03235368A JP2030905A JP3090590A JPH03235368A JP H03235368 A JPH03235368 A JP H03235368A JP 2030905 A JP2030905 A JP 2030905A JP 3090590 A JP3090590 A JP 3090590A JP H03235368 A JPH03235368 A JP H03235368A
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/101—Integrated devices comprising main components and built-in components, e.g. IGBT having built-in freewheel diode
- H10D84/141—VDMOS having built-in components
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/611—Insulated-gate field-effect transistors [IGFET] having multiple independently-addressable gate electrodes influencing the same channel
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
- H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
- H10D64/514—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers
- H10D64/516—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers the thicknesses being non-uniform
-
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/921—Structures or relative sizes of bond pads
- H10W72/926—Multiple bond pads having different sizes
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「発明の目的」
（産業上の利用分野）
本発明は、電力用ＭＯ３型電界効果トランジスタ（ＭＯ
Ｓ ＦＥＴと略記）や絶縁ゲート型バイポーラトラン
ジスタ（ＩＧＢＴと略記）等で構成された半導体装置に
関するもので、特に複数のＭＯＳ ＦＥＴ構体をモノ
リシックに搭載し、各ゲート配線膜か異なる抵抗値を有
する半導体装置に係るものである。
Ｓ ＦＥＴと略記）や絶縁ゲート型バイポーラトラン
ジスタ（ＩＧＢＴと略記）等で構成された半導体装置に
関するもので、特に複数のＭＯＳ ＦＥＴ構体をモノ
リシックに搭載し、各ゲート配線膜か異なる抵抗値を有
する半導体装置に係るものである。
（従来の技術）
複数のＭＯＳ ＦＥＴ等で構成された半導体装置の一
例として、−膜内なソース多出力電力用ＭＯ６ＦＥＴを
取り上げ、従来技術について説明する。 第６図に示す
半導体装置１旦は、１つの半導体基板に２つのＮチャネ
ル二重拡散縦型ＭＯ３ＦＥＴ（ＤＶ ＭＯＳ ＦＥ
Ｔ、本明細書では絶縁ゲート型トランジスタ構体とも呼
ぶ）Ａ及びＢを搭載し、共通のドレイン端子り及びゲー
ト端子Ｇと、２つのソース端子ＳＡ及びＳＢを有するい
わゆるソース多出力電力用ＭＯ３ＦＥＴＬ旦で、同図（
ａ ）はその平面概略図、同図（ｂ）は模式的なＸ−Ｘ
−線（同図（ａ ）参照）断面図、又同図（Ｃ）は、Ｆ
ＥＴ−Ａ又はＦＢＴ−Ｂを構成する単位ＦＥＴユニット
（セルと呼ぶ）１５の配置を模式的に示す部分平面図で
ある。 第６図（ａ ）において、符号上は半導体基板
、２はゲートボンディングパッド、３ａ及び３ｂはそれ
ぞれＦＥＴ−Ａ及びＦＥＴ−Ｂのゲート電極引き出し用
のゲート配線膜、４ａ及び４ｂはポリシリコンゲート電
極膜、５ａ及び５ｂはＦＥＴセル配置領域及びソース電
ｆ！膜を示す、 同図（ｂ）において、半導体基板１は
、ドレイン低抵抗領域（Ｎ”ドレイン領域）ｌａと、ド
レイン高抵抗領域（Ｎドレイン領域）ｌｂとから成る。
例として、−膜内なソース多出力電力用ＭＯ６ＦＥＴを
取り上げ、従来技術について説明する。 第６図に示す
半導体装置１旦は、１つの半導体基板に２つのＮチャネ
ル二重拡散縦型ＭＯ３ＦＥＴ（ＤＶ ＭＯＳ ＦＥ
Ｔ、本明細書では絶縁ゲート型トランジスタ構体とも呼
ぶ）Ａ及びＢを搭載し、共通のドレイン端子り及びゲー
ト端子Ｇと、２つのソース端子ＳＡ及びＳＢを有するい
わゆるソース多出力電力用ＭＯ３ＦＥＴＬ旦で、同図（
ａ ）はその平面概略図、同図（ｂ）は模式的なＸ−Ｘ
−線（同図（ａ ）参照）断面図、又同図（Ｃ）は、Ｆ
ＥＴ−Ａ又はＦＢＴ−Ｂを構成する単位ＦＥＴユニット
（セルと呼ぶ）１５の配置を模式的に示す部分平面図で
ある。 第６図（ａ ）において、符号上は半導体基板
、２はゲートボンディングパッド、３ａ及び３ｂはそれ
ぞれＦＥＴ−Ａ及びＦＥＴ−Ｂのゲート電極引き出し用
のゲート配線膜、４ａ及び４ｂはポリシリコンゲート電
極膜、５ａ及び５ｂはＦＥＴセル配置領域及びソース電
ｆ！膜を示す、 同図（ｂ）において、半導体基板１は
、ドレイン低抵抗領域（Ｎ”ドレイン領域）ｌａと、ド
レイン高抵抗領域（Ｎドレイン領域）ｌｂとから成る。
６はＮドレイン領域ｌｂ内に島状に形成されるＰベ
ース領域、７はＰベース領域６内に形成される環状のＮ
′″ソース領域、８はゲート酸化膜、９は眉間絶縁膜、
１１はカードリングの役割等を持つＰ領域である。
ース領域、７はＰベース領域６内に形成される環状のＮ
′″ソース領域、８はゲート酸化膜、９は眉間絶縁膜、
１１はカードリングの役割等を持つＰ領域である。
ＦＥＴ−Ａ及びＦＥＴ−Ｂは、同図（Ｃ）に示すように
、複数のセル１５（１点鎖線で囲まれた部分）より構成
される。 同図（Ｃ）において、範囲ｌ、は、基板上の
主表面の露出平面図、範囲１２は、ゲート電極膜４ａを
露出したときの平面図、範囲ｉ３は、ソース電極ＷＡ５
ａを露出したときの平面図である。 なおゲート酸化膜
、眉間絶縁膜等は図示を省略する。
、複数のセル１５（１点鎖線で囲まれた部分）より構成
される。 同図（Ｃ）において、範囲ｌ、は、基板上の
主表面の露出平面図、範囲１２は、ゲート電極膜４ａを
露出したときの平面図、範囲ｉ３は、ソース電極ＷＡ５
ａを露出したときの平面図である。 なおゲート酸化膜
、眉間絶縁膜等は図示を省略する。
一般に従来のソース多出力電力用ＭＯ３ＦＥＴｌ０では
、各ゲート配ｍ膜の抵抗は等しい値となっている。 こ
のような装置（デバイス）を、一端か接地された負荷の
ハイサイドスイッチとして使用する回路例を第７図に示
す。 即ちＰＥＴ−Ｂは、一端接地の負荷１６に電力を
出力するスイッチ素子とし、ＦＥＴ−Ａは電流検出用と
して用いる６ ＦＥＴ−Ａのソース端子ＳＡに接続され
る抵抗Ｒ１の値は、ＦＥＴ−Ａのオン抵抗より充分大き
な値に設定しておく。 この回路では、ゲート端子Ｇに
ゲート電圧■６が印加されていない場合、ＦＥＴ−Ａ及
びＦＥＴ−Ｂはオフ状態で、従って端子ＳＡ及びＳ、間
には電圧か発生しない。
、各ゲート配ｍ膜の抵抗は等しい値となっている。 こ
のような装置（デバイス）を、一端か接地された負荷の
ハイサイドスイッチとして使用する回路例を第７図に示
す。 即ちＰＥＴ−Ｂは、一端接地の負荷１６に電力を
出力するスイッチ素子とし、ＦＥＴ−Ａは電流検出用と
して用いる６ ＦＥＴ−Ａのソース端子ＳＡに接続され
る抵抗Ｒ１の値は、ＦＥＴ−Ａのオン抵抗より充分大き
な値に設定しておく。 この回路では、ゲート端子Ｇに
ゲート電圧■６が印加されていない場合、ＦＥＴ−Ａ及
びＦＥＴ−Ｂはオフ状態で、従って端子ＳＡ及びＳ、間
には電圧か発生しない。
ゲート電圧■６が印加され、ＦＥＴ−Ａ及びＦＥＴ−Ｂ
がオンした場合、ＰＥＴ−Ａの端子ＳＡの電位（アース
を基準電位）はドレイン電位Ｖ。にほぼ等しくなるので
、端子ＳＡとＳＢとの間には、ＦＥＴ−Ｂのドレイン・
ソース間電圧■。５が発生する。 従って端子ＳＡ、３
Ｆ３間の電圧を使用して、ＦＥＴ−Ｂの保護回路（例え
はオン状態のとき出力用ＦＥＴ−８のドレイン・ソース
間電圧がある一定値を超えたらゲート電圧ＶＧをオフす
る等）を構成できる。
がオンした場合、ＰＥＴ−Ａの端子ＳＡの電位（アース
を基準電位）はドレイン電位Ｖ。にほぼ等しくなるので
、端子ＳＡとＳＢとの間には、ＦＥＴ−Ｂのドレイン・
ソース間電圧■。５が発生する。 従って端子ＳＡ、３
Ｆ３間の電圧を使用して、ＦＥＴ−Ｂの保護回路（例え
はオン状態のとき出力用ＦＥＴ−８のドレイン・ソース
間電圧がある一定値を超えたらゲート電圧ＶＧをオフす
る等）を構成できる。
このように、ソース多出力電力用ＭＯ８ＦＥＴを用いる
場合、製造工程のバラツキによる該ＦＥＴの特性の差異
により誤動作を招く可能性かある。 −例として、ＦＥ
Ｔ−Ａのしきい値電圧がＦＥＴ−８のしきい値電圧より
も低い場合を考える。 このとき、ゲート電圧ＶＧの立
ち上かり時に、ＦＥＴ−ＡがＦＥＴ−Ｂより先にオンし
、端子ＳＡ、Ｓｓ間に、−時的に大きな電圧が発生し、
前記保護回路が誤動作をする可能性がある。
場合、製造工程のバラツキによる該ＦＥＴの特性の差異
により誤動作を招く可能性かある。 −例として、ＦＥ
Ｔ−Ａのしきい値電圧がＦＥＴ−８のしきい値電圧より
も低い場合を考える。 このとき、ゲート電圧ＶＧの立
ち上かり時に、ＦＥＴ−ＡがＦＥＴ−Ｂより先にオンし
、端子ＳＡ、Ｓｓ間に、−時的に大きな電圧が発生し、
前記保護回路が誤動作をする可能性がある。
（発明が解決しようとする課題）
従来のソース多出力電力用ＭＯ３ＦＥＴを使用する場合
、例えば第７図の回路例で述べたように、デバイスを構
成する複数のＦＥＴのしきい値電圧等の特性は、製造工
程のバラツキにより必すしも同一ではない。 従って同
じゲート電圧を印加してもソース出力端子の電圧の立ち
上がりにバラツキか発生し、不測の誤動作を招く可能性
があり、応用上の課題となっている。
、例えば第７図の回路例で述べたように、デバイスを構
成する複数のＦＥＴのしきい値電圧等の特性は、製造工
程のバラツキにより必すしも同一ではない。 従って同
じゲート電圧を印加してもソース出力端子の電圧の立ち
上がりにバラツキか発生し、不測の誤動作を招く可能性
があり、応用上の課題となっている。
他方、ソース多出力電力用ＭＯ８ＦＥＴ等の応用分野の
拡大に伴い、構成する複数のＦＥＴのそれぞれのゲート
電極電圧の立ち上がり特性を制御し、各ＦＥＴのスイッ
チング特性を変えたいという市場のニーズは大きい。
拡大に伴い、構成する複数のＦＥＴのそれぞれのゲート
電極電圧の立ち上がり特性を制御し、各ＦＥＴのスイッ
チング特性を変えたいという市場のニーズは大きい。
本発明の目的は、ソース多出力電力用ＭＯ８ＦＥＴ等に
おいて、構成する複数のＦＥＴのそれぞれのゲートを極
電圧の立ち上がり特性を制御することができ、それによ
りソース多出力電力用ＭＯ３ＦＥＴ等の応用範囲を著し
く拡大させることか可能な半導体装置を提供することで
ある。
おいて、構成する複数のＦＥＴのそれぞれのゲートを極
電圧の立ち上がり特性を制御することができ、それによ
りソース多出力電力用ＭＯ３ＦＥＴ等の応用範囲を著し
く拡大させることか可能な半導体装置を提供することで
ある。
「発明の構成」
（課題を解決するための手段）
本発明の半導体装置は、（ａ ）ドレイン領域と、ベー
ス領域と、ソース領域と、ドレイン、ソース両領域に挟
まれるベース領域の表面層上に絶縁体膜を介して積層さ
れるゲート電極膜と、ゲート電極膜に接続するゲート配
線膜と、ソース電極膜とを有する複数の絶縁ゲート型ト
ランジスタ構体と、（ｂ ）前記ゲート配線膜の複数と
接続するゲート引き出し用ボンディングパッドとを具備
し、且つ複数の前記ゲート配線膜の電気抵抗が異なるこ
とを特徴とするものである。
ス領域と、ソース領域と、ドレイン、ソース両領域に挟
まれるベース領域の表面層上に絶縁体膜を介して積層さ
れるゲート電極膜と、ゲート電極膜に接続するゲート配
線膜と、ソース電極膜とを有する複数の絶縁ゲート型ト
ランジスタ構体と、（ｂ ）前記ゲート配線膜の複数と
接続するゲート引き出し用ボンディングパッドとを具備
し、且つ複数の前記ゲート配線膜の電気抵抗が異なるこ
とを特徴とするものである。
通常前記絶縁ゲート型トランジスタ構体は、多数のＦＥ
Ｔセルから成り、ＭＯＳ ＦＥＴ又はＩＧＢＴ等を形
成する。 本発明の半導体装置は、上記絶縁ゲート型ト
ランジスタ構体を１つの半導体基板に複数個搭載し、共
通のゲートホンティングパッドを有し、複数の異なるソ
ース＠’＃ｌを有するものである。
Ｔセルから成り、ＭＯＳ ＦＥＴ又はＩＧＢＴ等を形
成する。 本発明の半導体装置は、上記絶縁ゲート型ト
ランジスタ構体を１つの半導体基板に複数個搭載し、共
通のゲートホンティングパッドを有し、複数の異なるソ
ース＠’＃ｌを有するものである。
（作用）
本発明の半導体装置を構成する上記複数の絶縁ゲート型
トランジスタ構体は、それぞれにゲート配線膜を持って
いるので、これらゲート配線膜の抵抗値を変化させるこ
とにより、各トランジスタ構体のゲート電極膜の電圧立
ち上かり特性をそれぞれ所望特性とすることができる。
トランジスタ構体は、それぞれにゲート配線膜を持って
いるので、これらゲート配線膜の抵抗値を変化させるこ
とにより、各トランジスタ構体のゲート電極膜の電圧立
ち上かり特性をそれぞれ所望特性とすることができる。
これにより例えば第７図の使用回路例において、ＦＥ
Ｔ−Ａのゲート電極膜の電圧の立ち上がりを、ＦＥＴＢ
の立ち上がりより遅らせて前記回路の誤動作を防止でき
るし、又各トランジスタ構体のスイッチング特性を容易
に異なる特性とすることかできる。
Ｔ−Ａのゲート電極膜の電圧の立ち上がりを、ＦＥＴＢ
の立ち上がりより遅らせて前記回路の誤動作を防止でき
るし、又各トランジスタ構体のスイッチング特性を容易
に異なる特性とすることかできる。
（実施例）
本発明を、ポリシリコンゲート電極膜から成るソース多
出力ＤＶ ＭＯＳ ＦＥＴに適用した第１の実施例
について図面を参照して以下説明する。
出力ＤＶ ＭＯＳ ＦＥＴに適用した第１の実施例
について図面を参照して以下説明する。
第１図（ａ ）はこのＤＶ ＭＯＳ ＦＥＴ５０の
平面概略図、同図（ｂ）は模式的なｘ−ｘ′線断面図で
ある。 本発明のＤＶ ＭＯＳ ＦＥＴ１旦は、デ
バイスを構成する複数のＭＯＳ ＦＥＴ構体５０ａ及
び５０ｂのそれぞれのゲート配線ｌＩ！１３ａ及び１３
ｂの抵抗値が互いに異なっていることが、従来の第６図
に示すＤＶ ＭＯＳ ＦＢＴ上ユと相異し、その他
の構成はほぼ等しい。
平面概略図、同図（ｂ）は模式的なｘ−ｘ′線断面図で
ある。 本発明のＤＶ ＭＯＳ ＦＥＴ１旦は、デ
バイスを構成する複数のＭＯＳ ＦＥＴ構体５０ａ及
び５０ｂのそれぞれのゲート配線ｌＩ！１３ａ及び１３
ｂの抵抗値が互いに異なっていることが、従来の第６図
に示すＤＶ ＭＯＳ ＦＢＴ上ユと相異し、その他
の構成はほぼ等しい。
従って第１図において、第６図と同符号は、同じ部分を
表わすので、説明を省略する。 又前記ＭＯ３ＦＢＴ構
体の要素であるＦＥＴセルの配置は、第６図（Ｃ）と等
しいので、記載を省略する。
表わすので、説明を省略する。 又前記ＭＯ３ＦＢＴ構
体の要素であるＦＥＴセルの配置は、第６図（Ｃ）と等
しいので、記載を省略する。
第１図においてゲート配線膜１３ａ及び１３ｂは、それ
ぞれポリシリコンゲート電極膜４ａ及び４ｂの延在部分
で、ポリシリコンから成り、ＡＩ等から成るゲート引き
出し用ボンデイングパ・ンド１２に接続される。 この
実施例では、ＦＥＴ−Ａのゲート配線１１！１３ａの幅
が、ＰＥＴ−Ｂのゲート配線膜１３ｂの幅より狭くなる
ように形成される。 なお特許請求の範囲第１項記載の
絶縁ゲート型トランジスタ構体は、本実施例ではＭＯ３
ＦＥＴＯ３ＦＥＴ反体５０ａであって、例えばＭＯＳ
ＦＥＴ構体５０ａは、Ｎ’ソース領域７、Ｐベース領
域６、Ｎドレイン領域１ａ、ｌｂ、ゲート酸化膜８、ゲ
ート電極！４ａから成る多数のＦＥＴセル並びにこれら
のセルのソース領域にオーミック接触するソース電極膜
５ａ及びゲート配線１１！！！１３ａにより構成される
。 第１図＜ｂ ＞の−点鎖線Ｙ−Ｙ′はゲート電極１
ｌ１４ａとゲート配線膜１３ａとの境界面の概略の位！
を示す。 又Ｙ−Ｙ′線の右側（図面上）の領域はＦＥ
Ｔセルの配置領域である。
ぞれポリシリコンゲート電極膜４ａ及び４ｂの延在部分
で、ポリシリコンから成り、ＡＩ等から成るゲート引き
出し用ボンデイングパ・ンド１２に接続される。 この
実施例では、ＦＥＴ−Ａのゲート配線１１！１３ａの幅
が、ＰＥＴ−Ｂのゲート配線膜１３ｂの幅より狭くなる
ように形成される。 なお特許請求の範囲第１項記載の
絶縁ゲート型トランジスタ構体は、本実施例ではＭＯ３
ＦＥＴＯ３ＦＥＴ反体５０ａであって、例えばＭＯＳ
ＦＥＴ構体５０ａは、Ｎ’ソース領域７、Ｐベース領
域６、Ｎドレイン領域１ａ、ｌｂ、ゲート酸化膜８、ゲ
ート電極！４ａから成る多数のＦＥＴセル並びにこれら
のセルのソース領域にオーミック接触するソース電極膜
５ａ及びゲート配線１１！！！１３ａにより構成される
。 第１図＜ｂ ＞の−点鎖線Ｙ−Ｙ′はゲート電極１
ｌ１４ａとゲート配線膜１３ａとの境界面の概略の位！
を示す。 又Ｙ−Ｙ′線の右側（図面上）の領域はＦＥ
Ｔセルの配置領域である。
このＭＯＳ ＦＥＴ５０を第７図に示す回路例に使用
すると、従来技術の問題点として述べた誤動作はなくな
る。 この点について以下更に詳細に説明する。
すると、従来技術の問題点として述べた誤動作はなくな
る。 この点について以下更に詳細に説明する。
即ちゲート配線膜の幅を変えたので、ゲート配線膜１３
ａの抵抗ＲＧＡとゲート配線［１３ｂの抵抗ＲＧ６とは
その値が互いに異なる。 従って第７図の回路は、第２
図＜ａ ＞に示すように、ＦＥＴ−Ａ及びＦＥＴ−Ｂの
各ゲート電極膜４ａ及び４ｂに、互いに異なる値の抵抗
ＲＧＡ及びＲＧ６を直列に付加した回路と等価となる。
ａの抵抗ＲＧＡとゲート配線［１３ｂの抵抗ＲＧ６とは
その値が互いに異なる。 従って第７図の回路は、第２
図＜ａ ＞に示すように、ＦＥＴ−Ａ及びＦＥＴ−Ｂの
各ゲート電極膜４ａ及び４ｂに、互いに異なる値の抵抗
ＲＧＡ及びＲＧ６を直列に付加した回路と等価となる。
ゲート端子Ｇと接地端子ＧＮＤ間に同図（ｂ ）に示す
波形の直流電圧■Ｇ１を印加すると、ＦＥＴ−Ａ及びＢ
のゲート電極膜の電圧ｖＧＡ及びＶＧａは、同図（Ｃ）
に示す波形で立ち上がり、一定電圧（近似的にＶＧｌに
等しい）に達する。 なお同図（ｂ ）の縦軸はＶＧ、
同図（ｃ ）の縦軸はＶＧＡ及びＶｇＢを示し、横軸は
両図とも時間ｔを表わし、【、はＶＧの印加時刻を示す
。
波形の直流電圧■Ｇ１を印加すると、ＦＥＴ−Ａ及びＢ
のゲート電極膜の電圧ｖＧＡ及びＶＧａは、同図（Ｃ）
に示す波形で立ち上がり、一定電圧（近似的にＶＧｌに
等しい）に達する。 なお同図（ｂ ）の縦軸はＶＧ、
同図（ｃ ）の縦軸はＶＧＡ及びＶｇＢを示し、横軸は
両図とも時間ｔを表わし、【、はＶＧの印加時刻を示す
。
即ちゲート直列抵抗ＲＧＡ及びＲ６８の存在により、外
部からのゲート入力信号電圧Ｖ。に対して、ゲート電極
膜４ａ及び４ｂに加わる電圧■。４及びＶＧ８は時間的
に遅れる。 ス本実施例では、ＦＥＴ−Ａ及びＢのＦＥ
Ｔセル数は互いに等しく、且つＲＧＡ ＞ ＲＧ［！で
あるがら、同図（Ｃ）に示すように電圧Ｖ０゜の立ち上
がり波形ａは、電圧ＶＧ日の立ち上がり波形すに比較し
て遅い。 そのなめ、ＦＥＴ−Ａ及びＦＥＴ−Ｂに、製
造工程上のバラツキ程度のしきい値電圧のずれがあって
も、ＦＥＴＡのオンをＦＥＴ−８よりも確実に遅らせる
こと、が可能となり、誤動作がなくなる。
部からのゲート入力信号電圧Ｖ。に対して、ゲート電極
膜４ａ及び４ｂに加わる電圧■。４及びＶＧ８は時間的
に遅れる。 ス本実施例では、ＦＥＴ−Ａ及びＢのＦＥ
Ｔセル数は互いに等しく、且つＲＧＡ ＞ ＲＧ［！で
あるがら、同図（Ｃ）に示すように電圧Ｖ０゜の立ち上
がり波形ａは、電圧ＶＧ日の立ち上がり波形すに比較し
て遅い。 そのなめ、ＦＥＴ−Ａ及びＦＥＴ−Ｂに、製
造工程上のバラツキ程度のしきい値電圧のずれがあって
も、ＦＥＴＡのオンをＦＥＴ−８よりも確実に遅らせる
こと、が可能となり、誤動作がなくなる。
第３図は、本ｎ明（７）ＤＶ ＭＯＳ ＦＥＴＶ）
第２の実施例を示す平面概略図である。 前記第１図に
示す例は、ＦＥＴ−Ａ及びＦＥＴ−Ｂを構成するＦＥＴ
セル数が互いに等しい場合であった。
第２の実施例を示す平面概略図である。 前記第１図に
示す例は、ＦＥＴ−Ａ及びＦＥＴ−Ｂを構成するＦＥＴ
セル数が互いに等しい場合であった。
この第２実施例は、ＦＥＴ−Ａ及びＢを構成するセル数
が互いに興なる場合のＤＶ ＭＯＳ ＦＥＴ１旦の
例である。ＦＥＴ−Ａ及びＦＥＴ−８を構成するセル数
をそれぞれＮ４個及びＮ６個（Ｎａ ＞ＮＡ）とし、又
ゲート配線膜２３ａ及び２３ｂの抵抗をそれぞれＲＧＡ
及びＲＧＢとする。
が互いに興なる場合のＤＶ ＭＯＳ ＦＥＴ１旦の
例である。ＦＥＴ−Ａ及びＦＥＴ−８を構成するセル数
をそれぞれＮ４個及びＮ６個（Ｎａ ＞ＮＡ）とし、又
ゲート配線膜２３ａ及び２３ｂの抵抗をそれぞれＲＧＡ
及びＲＧＢとする。
この場合、ＲＧＡ及びＲＧ８はＲＧＡ Ｎ Ａ＞ Ｒｃ
ａ Ｎ ａ ）ニーなるよう設計されている。 この関
係式は、ゲート電極膜の電圧立ち上がり特性に関係する
ＦＥＴＡ又はＢのゲート・ソース間等価静電容量ｃＡ又
は０日は、近似的にそれぞれのセル数ＮＡ又はＮ６に比
例すると考えられるからである。
ａ Ｎ ａ ）ニーなるよう設計されている。 この関
係式は、ゲート電極膜の電圧立ち上がり特性に関係する
ＦＥＴＡ又はＢのゲート・ソース間等価静電容量ｃＡ又
は０日は、近似的にそれぞれのセル数ＮＡ又はＮ６に比
例すると考えられるからである。
このような構造を持った２つのＦＥＴでのスイッチング
特性は、ＦＥＴ−Ａの方が、ＦＥＴ−Ｂよりも遅くなっ
ており、第７図の回路での誤動作はなくなる。 なお第
３図において、符号２２はゲートボンデインクパッド、
２４ａ及び２４ｂはそれぞれＦＥＴ−Ａ及びＢのポリシ
リコンゲート電極膜、２５ａ及び２５ｂはセル配置領域
及びソース電極膜を示す。
特性は、ＦＥＴ−Ａの方が、ＦＥＴ−Ｂよりも遅くなっ
ており、第７図の回路での誤動作はなくなる。 なお第
３図において、符号２２はゲートボンデインクパッド、
２４ａ及び２４ｂはそれぞれＦＥＴ−Ａ及びＢのポリシ
リコンゲート電極膜、２５ａ及び２５ｂはセル配置領域
及びソース電極膜を示す。
ゲート配線膜の抵抗値は、第１実施例においてはその幅
を、又第２実施例においてはその幅と長さとを変えて所
望抵抗値を得ているが、その他厚さ、及びポリシリコン
配線膜の不純物添加量等を変えることにより抵抗値を制
御することができる。
を、又第２実施例においてはその幅と長さとを変えて所
望抵抗値を得ているが、その他厚さ、及びポリシリコン
配線膜の不純物添加量等を変えることにより抵抗値を制
御することができる。
′第４図は上記ゲート配線膜の抵抗値制御の実施例を示
す部分断面図である。 同図（ａ ）の左端及び右端、
同図（ｂ）及び（Ｃ）の右端の一点鎖線Ｙ−Ｙ’は、セ
ル配置領域のゲート電極膜とゲート配線膜との境界の概
略位置を示すものである。
す部分断面図である。 同図（ａ ）の左端及び右端、
同図（ｂ）及び（Ｃ）の右端の一点鎖線Ｙ−Ｙ’は、セ
ル配置領域のゲート電極膜とゲート配線膜との境界の概
略位置を示すものである。
同図（ａ ）は、ＦＥＴ−Ａのゲート配線膜３３ａの長
さをＦＥＴ−Ｂのゲート配線ｌｌ３３ｂの長さより長く
して抵抗値を大きくした例である。 同図（ｂ）はゲー
ト配線膜４３ａの長さを長くし且つその一部の厚さを薄
くして、その抵抗値を制御する例である。 ス同図（Ｃ
）は酸化Ｍ８に段差を形成し、この段差膜を下地として
、ゲート配線膜５３ａを被着したもので、そのポリシリ
コン配線長を実質的に長くした例である。
さをＦＥＴ−Ｂのゲート配線ｌｌ３３ｂの長さより長く
して抵抗値を大きくした例である。 同図（ｂ）はゲー
ト配線膜４３ａの長さを長くし且つその一部の厚さを薄
くして、その抵抗値を制御する例である。 ス同図（Ｃ
）は酸化Ｍ８に段差を形成し、この段差膜を下地として
、ゲート配線膜５３ａを被着したもので、そのポリシリ
コン配線長を実質的に長くした例である。
又抵抗体を介してゲート配線を行ない、その抵抗値を制
御することもできる。 第５図はその一例を示す部分断
面図である。 ９層１１に不純物をドープして、Ｎ型拡
散抵抗層６１を形成する。
御することもできる。 第５図はその一例を示す部分断
面図である。 ９層１１に不純物をドープして、Ｎ型拡
散抵抗層６１を形成する。
符号６３ａはポリシリコン膜から成るゲート配線膜で、
６０は拡散抵抗層６１とポリシリコンゲート配ＲＨ６３
ａとを接続する金属配線である。
６０は拡散抵抗層６１とポリシリコンゲート配ＲＨ６３
ａとを接続する金属配線である。
ゲート配線膜の抵抗値は拡散抵抗層６１とポリシリコン
ゲート配線膜６３ａのそれぞれの抵抗値の和となる。
この場合には、Ｎ型拡散抵抗層６１と９層１１との間に
接合容量が形成され、ゲート電極膜の電圧立ち上がりに
はこの接合容量の効果が加わり、ポリシリコン等のみで
形成した場合と比較し、ゲート配線膜の抵抗値が同一で
あっても、電圧立ち上がり時間（スイッチング暗部）を
更に遅らせることが可能である。
ゲート配線膜６３ａのそれぞれの抵抗値の和となる。
この場合には、Ｎ型拡散抵抗層６１と９層１１との間に
接合容量が形成され、ゲート電極膜の電圧立ち上がりに
はこの接合容量の効果が加わり、ポリシリコン等のみで
形成した場合と比較し、ゲート配線膜の抵抗値が同一で
あっても、電圧立ち上がり時間（スイッチング暗部）を
更に遅らせることが可能である。
上記実施例では、すべてＮチャネルＤＶ ＭＯＳ
ＦＥＴについてのみ述べたが、構成半導体層の導電型を
逆にしたＰチャネルＤＶ ＭＯＳ ＦＥＴに対して
も本発明を適用できることは勿論である。 更にモノリ
シックに内蔵するＭＯＳ ＦＥＴ構体の数も、ＦＥＴ
−Ａ及びＢの２個に制限されることはない。
ＦＥＴについてのみ述べたが、構成半導体層の導電型を
逆にしたＰチャネルＤＶ ＭＯＳ ＦＥＴに対して
も本発明を適用できることは勿論である。 更にモノリ
シックに内蔵するＭＯＳ ＦＥＴ構体の数も、ＦＥＴ
−Ａ及びＢの２個に制限されることはない。
ＩＧＢＴの構成は、ＤＶ ＭＯＳ ＦＥＴのＭＯＳ
ＦＥＴ構体の他方の基板主面側の一導電型ドレイン
領域上に更に反対導電型層を積層した半導体装置である
。 従って本発明は、ＩＧＢＴに対しても容易に適用す
ることができる。 ス同様のＭＯＳ ＦＥＴ構体を有
する二重拡散横型ＭＯ８ＦＥＴ等に対しても本発明を適
用できることは勿論である。
ＦＥＴ構体の他方の基板主面側の一導電型ドレイン
領域上に更に反対導電型層を積層した半導体装置である
。 従って本発明は、ＩＧＢＴに対しても容易に適用す
ることができる。 ス同様のＭＯＳ ＦＥＴ構体を有
する二重拡散横型ＭＯ８ＦＥＴ等に対しても本発明を適
用できることは勿論である。
上記実施例のソース多出力のＤＶ ＭＯＳ ＦＥＴ
ではドレイン電極は共通であるか、本発明の半導体装置
は必ずしもこれに限定されないで、複数の分離されたド
レイン電極を持っていても差し支えない。
ではドレイン電極は共通であるか、本発明の半導体装置
は必ずしもこれに限定されないで、複数の分離されたド
レイン電極を持っていても差し支えない。
し発明の効果コ
本発明のソース多出力電力用ＭＯ３ＰＥＴ等においては
、構成する複数のＭＯＳ ＦＥＴ構体はそれぞれにゲ
ート配線膜を有し、これまで述べたようにその抵抗値を
個々に所望値とすることができるので、各ＦＥＴ！ｓ体
のそれぞれのゲート電極電圧の立ち上がり特性を制御し
、スイッチング特性等を容易に変えることができる。
本発明により、ソース多出力電力用ＭＯ３ＦＥＴ等の応
用範囲を著しく拡大させることが可能となった。
、構成する複数のＭＯＳ ＦＥＴ構体はそれぞれにゲ
ート配線膜を有し、これまで述べたようにその抵抗値を
個々に所望値とすることができるので、各ＦＥＴ！ｓ体
のそれぞれのゲート電極電圧の立ち上がり特性を制御し
、スイッチング特性等を容易に変えることができる。
本発明により、ソース多出力電力用ＭＯ３ＦＥＴ等の応
用範囲を著しく拡大させることが可能となった。
第１図（ａ ）は本発明の半導体装！の第１実施例の平
面概略図、同図（ｂ）はその部分断面図、第２図は本発
明の詳細な説明する図で、同図（ａ）は応用回路例、同
図（ｂ）はゲート入力電圧波形図、同図（Ｃ）はゲート
電極膜の電圧波形図、第３図は本発明の半導体装置の第
２実施例の平面概略図、第４図及び第５図は本発明の半
導体装置のゲート配・線膜の実施例を示す部分断面図、
第６図＜ａ）は従来の半導体装置の平面概略図、同図（
ｂ）はその部分断面図、同図（Ｃ）は単位ＦＥＴセルの
配置を示す部分平面図、第７図は課題を説明するための
応用回路図である。 １・・・半導体基板、 １ａ・・・Ｎ４ドレイン領域
、１ｂ・・・Ｎドレイン領域、 ２，１２，２２，３
２゜４２．５２．６２・・・ゲート引き出し用ボンデイ
ンパット、 ３ａ、３ｂ、１３ａ、１３ｂ、２３ａ。 ２３ｂ 、３３ａ 、３３ｂ 、４３ａ 、５３ａ 。 ６３ ａ ＝−・ゲート配線膜、 ５ａ、５ｂ、２５ａ
。 ２５ｂ・・・ソース電極膜、 ６・・・Ｐベース領域、
７・・・Ｎ１ンース領域、 ８・・・ゲート酸化膜、
９・・層間絶縁膜、 Σ旦１口・・・本発明のＤＶ
ＭＯＳ ＰＥＴ、 ５０ａ、５０ｂ−＃ｍゲート型
トランジスタ楕構体ＭＯＳ ＦＥＴ−Ａ又はＢ）、Ｙ
−Ｙ’線・・・ゲート配線膜とゲート酸化膜との境界。
面概略図、同図（ｂ）はその部分断面図、第２図は本発
明の詳細な説明する図で、同図（ａ）は応用回路例、同
図（ｂ）はゲート入力電圧波形図、同図（Ｃ）はゲート
電極膜の電圧波形図、第３図は本発明の半導体装置の第
２実施例の平面概略図、第４図及び第５図は本発明の半
導体装置のゲート配・線膜の実施例を示す部分断面図、
第６図＜ａ）は従来の半導体装置の平面概略図、同図（
ｂ）はその部分断面図、同図（Ｃ）は単位ＦＥＴセルの
配置を示す部分平面図、第７図は課題を説明するための
応用回路図である。 １・・・半導体基板、 １ａ・・・Ｎ４ドレイン領域
、１ｂ・・・Ｎドレイン領域、 ２，１２，２２，３
２゜４２．５２．６２・・・ゲート引き出し用ボンデイ
ンパット、 ３ａ、３ｂ、１３ａ、１３ｂ、２３ａ。 ２３ｂ 、３３ａ 、３３ｂ 、４３ａ 、５３ａ 。 ６３ ａ ＝−・ゲート配線膜、 ５ａ、５ｂ、２５ａ
。 ２５ｂ・・・ソース電極膜、 ６・・・Ｐベース領域、
７・・・Ｎ１ンース領域、 ８・・・ゲート酸化膜、
９・・層間絶縁膜、 Σ旦１口・・・本発明のＤＶ
ＭＯＳ ＰＥＴ、 ５０ａ、５０ｂ−＃ｍゲート型
トランジスタ楕構体ＭＯＳ ＦＥＴ−Ａ又はＢ）、Ｙ
−Ｙ’線・・・ゲート配線膜とゲート酸化膜との境界。
Claims (1)
- １半導体基板の一方の主表面に露出する表面層を有する
一導電型ドレイン領域と、このドレイン領域の前記表面
層に選択的に形成される反対導電型ベース領域と、この
ベース領域の表面層に選択的に形成される一導電型ソー
ス領域と、このソース領域と前記ドレイン領域とに挟ま
れる前記ベース領域の露出面上に絶縁体膜を介して積層
されるゲート電極膜と、ゲート電極膜に接続するゲート
配線膜と、前記ソース領域とオーミック接触をするソー
ス電極膜とを有する複数の絶縁ゲート型トランジスタ構
体と、前記ゲート配線膜の複数と接続するゲート引き出
し用ボンディングパッドとを具備し、且つ複数の前記ゲ
ート配線膜の電気抵抗が異なることを特徴とする半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2030905A JPH03235368A (ja) | 1990-02-10 | 1990-02-10 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2030905A JPH03235368A (ja) | 1990-02-10 | 1990-02-10 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03235368A true JPH03235368A (ja) | 1991-10-21 |
Family
ID=12316739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2030905A Pending JPH03235368A (ja) | 1990-02-10 | 1990-02-10 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03235368A (ja) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07240516A (ja) * | 1994-02-28 | 1995-09-12 | Mitsubishi Electric Corp | 電界効果型半導体装置およびその製造方法 |
| JPH0832060A (ja) * | 1994-07-13 | 1996-02-02 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| JPH08227996A (ja) * | 1995-02-20 | 1996-09-03 | Fuji Electric Co Ltd | 半導体装置 |
| JP2000012839A (ja) * | 1998-06-25 | 2000-01-14 | Nec Kansai Ltd | 半導体装置 |
| EP1296378A1 (en) * | 2001-09-21 | 2003-03-26 | STMicroelectronics S.r.l. | MOS semiconductor device and manufacturing process thereof |
| CN104347693A (zh) * | 2013-07-23 | 2015-02-11 | 北大方正集团有限公司 | 功率半导体器件及其制造方法 |
| JP2016031964A (ja) * | 2014-07-28 | 2016-03-07 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| WO2017029748A1 (ja) * | 2015-08-20 | 2017-02-23 | 株式会社日立製作所 | 半導体装置、パワーモジュール、電力変換装置、自動車および鉄道車両 |
| JP2020074382A (ja) * | 2018-01-09 | 2020-05-14 | ローム株式会社 | 半導体装置 |
| JP2021007165A (ja) * | 2014-05-12 | 2021-01-21 | ローム株式会社 | 半導体装置 |
| JP2021122076A (ja) * | 2017-01-17 | 2021-08-26 | 富士電機株式会社 | 半導体装置 |
| US11942531B2 (en) | 2014-05-12 | 2024-03-26 | Rohm Co., Ltd. | Semiconductor device including sense insulated-gate bipolar transistor |
| US12046641B2 (en) | 2014-05-16 | 2024-07-23 | Rohm Co., Ltd. | SiC semiconductor device with insulating film and organic insulating layer |
-
1990
- 1990-02-10 JP JP2030905A patent/JPH03235368A/ja active Pending
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07240516A (ja) * | 1994-02-28 | 1995-09-12 | Mitsubishi Electric Corp | 電界効果型半導体装置およびその製造方法 |
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| US6919252B2 (en) | 2001-09-21 | 2005-07-19 | Stmicroelectronics S.R.L. | Process for manufacturing MOS semiconductor device having inactive zone with alternating thickness silicon oxide layer |
| US6750512B2 (en) | 2001-09-21 | 2004-06-15 | Stmicroelectronics S.R.L. | MOS semiconductor device having inactive zone with alternating thickness silicon oxide layer located between a semiconductor region and a conductive layer |
| EP1296378A1 (en) * | 2001-09-21 | 2003-03-26 | STMicroelectronics S.r.l. | MOS semiconductor device and manufacturing process thereof |
| CN104347693A (zh) * | 2013-07-23 | 2015-02-11 | 北大方正集团有限公司 | 功率半导体器件及其制造方法 |
| JP2021007165A (ja) * | 2014-05-12 | 2021-01-21 | ローム株式会社 | 半導体装置 |
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| WO2017029748A1 (ja) * | 2015-08-20 | 2017-02-23 | 株式会社日立製作所 | 半導体装置、パワーモジュール、電力変換装置、自動車および鉄道車両 |
| JP2021122076A (ja) * | 2017-01-17 | 2021-08-26 | 富士電機株式会社 | 半導体装置 |
| JP2020074382A (ja) * | 2018-01-09 | 2020-05-14 | ローム株式会社 | 半導体装置 |
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