JPS6355673A

JPS6355673A - 画像処理装置

Info

Publication number: JPS6355673A
Application number: JP61201075A
Authority: JP
Inventors: Yasuo Masaki; 康生政木
Original assignee: Minolta Co Ltd
Current assignee: Minolta Co Ltd
Priority date: 1986-08-27
Filing date: 1986-08-27
Publication date: 1988-03-10
Anticipated expiration: 2011-08-07
Also published as: JP2522257B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、原画像データに対して演算処理を施し、階調
補正や画像鮮鋭化などの画像データ変換処理や原画像デ
ータからの特徴抽出などの処理を実現するための画像処
理装置の制御方式に関するものである。

（従来の技術）第１０図は従来のディジタル画像処理装置の一例を示す
ブロック図である６図中、（１）はホストＣＰＵ、（２
）は画像入力回路、（３）は画像メモリ、（４）は演算
処理回路、（５）は画像出方回路、（ＩＩ）はホストＣ
ＰＵバス、（１２）は画像データバスである。（２）〜
（５）の各回路は必要に応じて複数個存在する場合があ
る。この画像処理装置には、画像データ入力、画像デー
タ処理、及び、画像データ出力という３つの基本状πが
ある。

０画像データ入力は、画像入力回路（２）がら画像デー
タバス（１２）を介して画像メヤリ（３）に対して画像
データを書き込むことにより行なわれる。

０画像データ処理は、画像メモリ（３）から読み出され
た画像データが画像データバス（１２）を介して演算処
理回路（４）に入力され、演算処理を施され、その処理
結果のデータが再び画業データバス（１２）を介して画
像メモリ（３）に書き込まれることにより完結する。

０画像データ出力は、画像メモリ（３）がら読み出され
た画像データが画像データバス（１２）を介して画像出
力回路（５）に与えられ、外部の画像表示機器や画像記
録機器などに出力されることにより行なわれる。

以上の各状磨に応じて、画像入力回路（２）、画業メモ
リ（３）、演算処理回路（４）、画像出力回路（５）の
各回路は、それぞれ画像データバス（１２）に対する入
出力関係、各回路内部の動作状態が所定の状態に設定さ
れなければならない、すなわち、目的とする画像処理機
能を実現するためにはハードウェア部分に含まれるこれ
らの回路を所定の動１ヤ状態に設定する必要がある。異
なる画像処理機能を次々と実行させるためには動作状態
の設定３次々と更新して行かなければならない。

第１０図の従来例では、このような状態設定動ＩＹは、
被制御側ハードウェアの条件設定部分をホストＣＰＵ（
１）のＩ１０領域に割り当て、ホス１〜ＣＰＵ（１）が
ソフトウェア処理の中で実行している。この場合、目的
とする画像処理のアルゴリズムに従った処理の流れの制
御からハードウェアの細部の条件設定に至るまで総ての
制御がホストＣＰＵ（１）のソフトウェア処理に依、存
することになり、ホストＣＰＵ（１）の画像処理ソフト
ウェア全体に占めるハードウェア制御部分が多くなり、
ソフトウェアが大きくなる、ソフトウェアのハードウェ
ア依存度が高くなる、といった問題があり、かつハード
ウェアの制御の際にプログラムのフェッチが必要なため
ハードウェアの高速な制御を実現しにくいという欠点も
ある。

このような理由から従来よりディジタル画像処理袋でで
はソフトウェア処理を握るホストＣＰＵと実際の画像処
理を実現するハードウェア部分の間に、ハードウェア部
分の制御を行なう制御回路を設け、制御回路内において
ハードウェア部分各部の制御情報をマイクロプログラム
化し、マイクロプログラムメモリにマイクロプログラム
を格納し、ホストＣＰＵの処理要求に従いマイクロプロ
グラムを読み出せば必要なハードウェア制御が行なわれ
、所定の画像処理機能が実現されるという考え方がある
。第１１図（ａ）はこの考え方によるディジタル画像処
理装置の他の従来例のブロック図であり、ホストＣＰＵ
バス（１１）と被制御ハードウェア（２）〜（５）の間
に制御回路（６）が配置されている。ホストＣＰＵ（１
）からの制御要求を解釈して制御回路（６）から被制御
ハードウェア（２）〜（５）に対して各々の回路に対応
した制御信号が与えられている。

第１１１］（ｂ）に第１１図（ａ）における制御回路（
６）の内部構成を示す６図中（６０１）はコマンドデコ
ーダ、（６０２）はマイクロプログラムメモリ読み出し
制御回路、（６０３）はマイクロプログラムメモリ、（
６０４）はマイクロプログラムデコーダである。ホスト
ＣＰＵ（１）は、お１囲するべきハードウェアの各々の
回路に対する制御！ＪＪ　ｆヤをせず、コマンドデコー
ダ（６０１）に対して処理内容に応じたコードを与える
。コマンドデコーダ（６０’Ｌ）は、与えられたコード
をデコードし、デコード内容に従ってマイクロプログラ
ムメモリ読み出し制御回路（６０２）を動作させる。マ
イクロプログラムメモリ読み出し制御回路（６０２）の
動作状態は、停止状態とマイクロプログラムメモリ（６
０３）の読み出しのためのアドレス発生状態とがあるが
、コマンドデコーダ（６０１）がら与えられるコマンド
の内容は、基本的に両状態間の状態変化の要求である。

つまり、マイクロプログラムメモリ（６０３）の読み出
し開始要求と、読み出し停止要求である。

マイクロプログラムメモリ（６０Ｂ）は、マイクロプロ
グラムメモリ読み出し制御回路（６０２）の制御を受け
、読み出しアドレス、読み出し許可信号などを与えられ
て、マイクロプログラムを読み出し、読み出されたマイ
クロプログラムは、マイクロプログラムデコーダ（６０
４）に与えられる。

マイクロプログラムデコーダ（６０４）では与えられた
マイクロプログラムをデコードし、被制御回路にとって
必要な形のｆｉ制御信号をイする。

この制御方式によれば、ホストＣＰＵ（１）のソフトウ
ェアに含まれるハードウェア制御のための部分が大幅に
減少し、かつ、ソフトウェアのハードウェア依存度も低
下する。またハードウェアの高速制御も可能になる。

（発明が解決しようとする問題点）以上のように、従来よりマイクロプログラム方式のディ
ジモル画像処理装五の制御方式が考えられていたが、画
像メモリからの画素単位や画面単位の画像データの読み
出し周期などの被制御ハードウェア部分の動作タイミン
グと、マイクロプログラムメモリからのマイクロプログ
ラムの読み出しやマイクロプログラムデコーダによるマ
イクロプログラムのデコードなどの制御動作のタイミン
グとの間で同期をとるという考え方がなかったために、
ハードウェア部分の制御のための無駄時間が発生すると
いう問題があった。

例えば、画像メモリのアクセスが一定周期のラスクスキ
ャン方式であって、その周期に他のハードウェア部分の
全てが、依存して動作するようなシステムでは、制（１
動作のタイミングとラスクスキャンの周期との間で何ら
同期がとられていないと、たとえ制御に必要な時間がわ
ずかであっても、制御のためにだけ、ラスクスキャンの
１周期乃至２周期の時間が必要になっていた。

本発明は、このような点に鑑みてなされたものであり、
その目的とするところは、被制御ハードウェアにおいて
画像データが扱われない期間に被制御ハードウェアに対
して動作条件設定や初期値設定を行うことにより無駄時
間を生じさせることなく設定動作を行い得るようにした
画像処理装置の制御方式を提供するにある。

（問題点を解決するための手段）本発明に係る画像処理装置の制御方式にあっては、第１
図（ａ）（ｂ）に示すように、少なくとも画像の入力、
蓄積、演算処理、出力の１つを行う回路より構成される
ハードウェア部分（７）と、ハードウェア部分（７）の
動作条件設定や初期値設定のような設定動作を行う制御
回路（６）と、１画面分の画像データの走査の周期（フ
レーム）を形成し、その１周期内におけるハードウェア
部分（７）での画像データ取り扱い期間を指定するタイ
ミング信号を発生するタイミング発生回路（６０５）と
から構成され、制御回路（６）が１周期内におけるハー
ドウェア部分（７）での画像データ取り扱い期間以外の
空き期間を利用して続く画像データ取り扱い期間におけ
るハードウェア部分（７）のあるべき状態を設定するよ
うに設定前作を行うことを特徴とす□　　　るものであ
る。

（作用）本発明にあっては、ハードウェア部分（７）によって画
像の入力や、蓄積、演算処理、出力等の画像データの取
り扱いを行う、このハードウェア部分（７）は１画面分
の画像データの走査の周期（フレーム）を１単位とする
基本処理を組み合わせて複雑な機能を実現させるもので
あり、１フレーム毎に動作条件や初期値の設定を更新す
る必要がある。

ハードウェア部分〈７〉における動作条件の設定や初期
値の設定は、制御回路（６）により行なわれる。

タイミング発生回路（６０５）は、１画面分の画像デー
タの走査の周期（フレーム）を形成し、その１周期内に
おけるハードウェア部分（７）での画像データ取り扱い
期間を指定するタイミング信号（例えば第１図＜ｂ＞の
（ｔＱ））を発生し、制御回路（６）はこのタイミング
信号によって、１周期内におけるハードウェア部分（７
〉での画像データ取つ汲い期間以外の空き期間を知り、
この空き期間を利用して続く画像データ取り汲い期間に
おけるハードウェア部分（７）のあるべき状態を設定す
るように設定動作を行うものである。

尚、制御回路（６）はハードウェア部分（７）における
画像データ取り汲い期間以外の空き期間の発生を検知し
た時点で設定動作を開始すれば良いから、実際にはハー
ドウェア部分く７）における画像データ取り扱い期間の
終了時点、つまり、１フレームの終了時点を知れば良い
、そこで、以下に述べる実施例においては、１フレーム
の公子時点を示すタイミング信号（ｔ２）を用いて制御
回路く６〉の設定動作の開始時点を決定している。

（実施例）以下、本発明の実施例について説明する。

（ｉ）全体構成第２［２（ａ）は、本発明の一実施例に係るディジタル
画像処理装置のブロック図である。図中、（１〉〜（６
）及び（１，）、（１２〉は第１０図、第１１図（ａ）
について説明したものと同じである。　（ｌ、）がマイ
クロプログラム読み出し専用のバスである。第２図（ｂ
）に本実施例による制御回路（６）の構成を示す。本実
施例によれば制御回路（６）の内部には、第１１図（ｂ
）に示す被制御ハードウェア全体に対するマイクロプロ
グラムデコーダ（６０４）が含まれておらず、マイクロ
プログラムメモリ（６０３）からコ売み出されるマイク
ロプログラムがマイクロプログラム読み出し専用バス（
１，）にそのまま出力される。また、第２図（ｃ）に本
実施例による被制御ハードウェア側の内部構成を示す。

被制御ハードウェアく２）〜（５）の各回路は、マイク
ロプログラム読み出し専用バス（ｌ、）によって制御回
路（６）と接続されており、デコードされていない生の
マイクロプログラムを与えられることになる。各被制御
ハードウェア部分（７）に与えられたマイクロプログラ
ムはマイクロプログラムデコーダ（７０１）にて、自ら
の回路に対して有効なもののみデコードされ、制御信号
が作られ、各回路内の被制御回路部分（７０２）におい
て必要とされる条件設定がなされる。

本実施例によれば、被制御ハードウェア部分（７）にお
いて回路変更をしたり、新しい回路を追加しても、制御
回路（６）における回路変更や回路追加の必要が全くな
く、マイクロプログラム読み出し専用バス（ｌ、〉の変
更の必要もなく（従来では専用バス化されていなかった
）、単に、変更のあった側の回路にてマイクロプログラ
ムデコーダ（７０１）及びデコーダとハードウェアの接
続線を変更内容に対応させればよいだけである。

（ｉｉ）制御回路の構成第３図は、本実施例における制御回路（６〉の詳細な構
成を示すブロック図である。図中（６０１）はコマンド
デコーダ、（６０２）はマイクロプログラム読み出し制
御回路、（６０３）はマイクロプログラムメモリ、（６
０５）はタイミング発生回路、（６１０）〜（６１７）
はマイクロプログラム読み出し制御回路＜６０２）を構
成する回路群、（６Ｉ８）はホストＣＰＵバス（ｌ、〉
のデータライン（１，、）とマイクロプログラム読２み
出し制御回路（６０２）及びマイクロプログラムメモリ
（６０Ｂ＞とをインターフェースするためのバストラン
シーバ、（６１９）はホストＣＰＵバス（１，）のアド
レスライン及びストローブ信号ライン（１，２＞とマイ
クロプログラム読み出し制御回路（６０２＞及びコマン
ドデコーダ（６，０１）とをインターフェースするため
のバスバッファ、＜６２０）はマイクロプログラムメモ
リ（６０Ｂ）からの読み出しデータ（マイクロプログラ
ム）をマイクロプログラム読み出し専用バス（１３）へ
出力するためのパスバッファである。

マイクロプログラム読み出し制御回路（６０２）を構成
する回路群（６１０）〜（６１７＞の内、（６１０）は
マイクロプログラムメモリ；売み出しアドレス発生回路
、＜６１１）はカウント許可信号発生回路、（６１２）
はマイクロ命令デコーダ、（６１３）はロードパルス発
生回路、（６１４）は読み出し終了フラグ、（６１５）
はフレームカウンタ、（６１６）はフラグレジスタ、（
６１７）は読み出し終了フラグ（６１４）の状君をパス
トランシーバ（６１８）を介してホストＣＰＵバス（！
、〉へ出力するためのパスバッファである。

コマンドデコーダ（６０１）のデコード出力信号は、（
ｈｅ　＋　）〜（ｈｃｔ　）の７本であって、（ｂｅ、
）はＲＵＮコマンドを、（ｂｅ２）はＳＳＡコマンド［
Ｓｅｔ　５ｔａｒＬ　Ａｄｄｒｅｓｓコマンド〕を、（
ｈｃｚ）はＥＮＤコマンドを、（ｂｅ、）はＳＦＣコマ
ンドＣ３ｅｔ　Ｆｒａ＋ａｅ　Ｃｏｕｎｔｅｒコマンド
〕を、（ｈｅ、）はＳＦＲコマンド〔ＳｅＬ　Ｆ　ｌａ
ｇＲｅｇｉｓｔｅｒコマンド〕を、（ｈｅ６）はＲＥＦ
コマンド（Ｒｅｓｅｔ　Ｅｎｄ　Ｆ　Ｌａｇコマンド〕
を、（１１ｃ、）はＲＤ、ＥＦコマンド（ＲｅａＤ、Ｅ
ｎｄ　Ｆｌａｇコマンド〕をそれぞれデコードした際に
出力される信号である。

マイクロ命令デコーダ（６１２）のデコード出力信号は
（＋、）〜（ｍ＋ｏ）の１０本であって、（ｆｌｌ、）
はＥＯＦＲ命令（Ｅｎｄ　Ｏｆ　Ｆ　Ｒａｍｅ命令〕を
、（＋ｎ２）はＥＸＩＴ命令を、（ｍ、）はＳ、ＲＡＲ
命令（Ｓｅｌ　ＲｅＬｕｒｎ　Ａｄｄｒｅｓｓ　Ｒｅｇ
ｉｓｔｅｒ命令〕を、（ｌ命令上ＲＥＴ命令を、（ｍ、
）はＪＵＭＰ命令を、（ｍ６）はＪＰＣ。

Ｚ命令［Ｊ　ｕｍＰ　　Ｃｏｎｄｉｔｉｏｎ、　Ｚｅｒ
ｏ命令〕を、（輸））はＪＰＣ，Ｆ命令［ＪｕｍＰ　Ｃ
ｏｎｄｉｔｉｏｎ、　Ｆｌａｇ命令〕を、（ｍ＝’）は
ＤＯＷＮ、ＦＣ命令（Ｄ　ＯＷ　Ｎ　、　Ｆ　ｒａｗｅ
　Ｃｏｕｎｔｅｒ命令〕を、（躊、）はＳ、ＦＲＣ命令
〔Ｓｅｔ、　ＦＲａｍｅ　Ｃｏｕｎｔｅｒ命令〕を、（
ｉ−０）はＲ，ＦＬＧ命令（Ｒｅｓｅｔ　Ｆ’ＬａＧ命
令〕を、それぞれデコードした際に出力される信号であ
る。

各コマンド及び命令の詳しい内容については後述するが
、“′コマンドパはホストＣＰＵ（１）が制御回路（６
）に与える指令（ポストコマンド）を意味し、“命令パ
はマイクロプログラムのうち制御回路（６）に与えられ
る指令（マイクロ命令）を意味する。

また図中、（１１，）はホストＣＰＵバス（ｌ、〉に含
まれるイニシャルリセット信号の信号ライン、（１１、
）は制御回路（６）内部におけるホストＣＰＵデータバ
ス、（ｌ１５）は制御回路（６）内部におけるホストＣ
ＰｔＪアドレ゛スバス、＜１２．＞はマイクロプログラ
ムメモリ読み出しアドレス発生回路（６１０）が出力す
るマイクロプログラム読み出しアドレスの信号ラインで
ある。＜１２ｚ＞、＜Ｎｚ＊）はマイクロプロゲラ１１
メモリ（６０３）の読み出しデータの信号ラインであり
、両者でマイクロ命令を構成しており、（１２□）がマ
イクロ命令のアドレス部、（１２ｓ）がマイクロ命令の
データ部の信号ラインである。（１２、）はフレームカ
ウンタ（６１５）のカウント値がゼロになった際に出力
される信号、（ｔ’２５）はフラグレジスタ（６１６）
がセント状態になった際に出力される信号、（Ｎ２ｇ）
はカウント許可信号発生回路（６１１）がマイクロプロ
グラムメモリ読み出しアドレス発生回路（６１０）に与
えるカウント許可信号、（Ｌｙ）はカウント許可信号発
生回路（６１１）がマイクロプログラムメモリ読み出し
アドレス発生回路（６１０）に与えるアドレス選択信号
、（１２，）はロードパルス発生回路（６１３）がマイ
クロプログラムメモリ読み出しアドレス発生回路（６１
０）に与えるロードパルス信号の信号ラインである。

尚、以下の説明においては１便宜上、信号ライン（ｚ’
＋、）〜（＋２．）上の信号やデータそのものを、信号
（ｌｌ）〉、データ（１，）等と称することがある。同
様に、コマンドデコーダ（６０１）のデコード出力信号
（ｈｃ＋）〜（ｈａ７）をホストコマンド（１１Ｃ１）
〜（ｈＣ７）と称したり、マイクロ命令デコーダ（６１
２）のデコード出力信号（ｍ＋）〜（１１１１０１をマ
イクロ命令（＋６１）〜（＋４．。）と称することがあ
る。

＜ｔ＋）、（ｔｉ）、（ｔ＋）はタイミング発生回路（
６０５）が発生するタイミング信号であって、（ｔｌ）
は制御回路（６）の単位動作の基本周期を形成するクロ
ックパルス、（＋２）は一画面の走査周期の終了を示す
タイミング信号、（ｔ、）は（ｔｌ）の半分の周期のタ
イミング信号である。

第４図は、マイクロプログラムメモリ（６０Ｂ）の内容
の一例を示している。マイクロプログラムメモリ（６０
３）には複数のマイクロプログラムが常駐することが可
能で、各マイクロプログラムはマイクロプログラムメモ
リ（６０３）上の各マイクロプログラムの先頭アドレス
によって区別される。

各マイクロ命令はアドレス部とデータ部により打ｉ成さ
れている。アドレス部はマイクロプログラム読み出し専
用バス（１，）に接続された被制御ハードウェア（２）
〜（５）の各々の回路を区別し、さらに各回路内におけ
る条件設定部分各部を指定したり、各回路内での所定の
動作を実行させる。データ部のデータはアドレス部で指
定される条件設定部分へ与えるべきデータまたはアドレ
ス部で指定される動作において利用されるデータとなる
。アドレス部は、マイクロプログラム読み出し専用バス
（１、）に接続されている被制御ハードウェア（２）〜
（５）を指定する他、制御回路く６）自身をも指定する
ことができる。つまり、マイクロプログラムメモリ（６
０３）から読み出されるマイクロ命令はバスバッファ（
６２０）を介してマイクロプログラム読み出し専用バス
（ム）に出力されるだけでなく、制（卸回路（６）内部
へも出力され、利用される。

制御回路（６）の内部へ出力されるマイクロ命令のアド
レス部は信号ライン（１２゜）を介してマイクロ命令デ
コーダ（６１２）に与えられ、制（凱回路（６）に対す
るマイクロ命令がデコードされて、そのデコード出力信
号（Ｉｌｌｌ）〜（ｍ、、）が制御回路（６）内部の各
部分に与えられる。また、データ部は信号ライン（１２
））を介してマイクロプログラムメモリ読み出しアドレ
ス発生回路（６１０）やフレームカウンタ（６１５）に
与えられる。マイクロプログラムメモリ（６０３）から
のマイクロプログラムの読み出しはホストＣＰＵ（１）
が制御回路（６）に対してＳＳＡコマンド（スタートア
ドレスを設定するためのホストコマンド）と共に目的と
するマイクロプログラムのマイクロプログラムメモリ（
６０３）上での先頭アドレスを与え、そのｒ＆　ＲＵ　
Ｎコマンドを与えることによって起動される（詳しくは
後述）、ホストＣＰＵ（１）はＳＳＡコマンド或はＲＵ
Ｎコマンドを与える前に、マイクロプログラムメモリ（
６０３）の内容を予め書き替えておく事が可能で、これ
によってマイクロ命令のデータ部を必要に応じて設定し
直すことができるので、既存のマイクロプログラムを、
目的とする処理に細かく対応させることが可能である。

次に、マイクロプログラム読み出し制御回路（６０２）
の要部回路であるマイクロプログラムメモリ読み出しア
ドレス発生口ｉＹ！（６１０）と、カウント許可信号発
生回路（６１１）、及び、ロードパルス発生回路（６１
３）の詳細な構成について説明する。

（ｉｉｉ）マイクロプログラムメモリ読み出しアドレス
発生回路（６１０）の構成第５［２１はマイクロプログラムメモリ読み出しアドレ
ス発生回路（６１０）の詳細な構成な示すブロック図で
ある０図中、（６３０）はタイミング発生回路（６０５
）が発生するタイミング信号（ｔｌ）でカウントアツプ
され、カウント許可信号発生回路（６１１）が発生する
カウント許可信号（ｔｚｓ）が有効な期間のみ動作する
アドレスカウンタである。（６３１）はアドレスカウン
タ（６３０）に与える３系統のスタートアドレスを選択
するセレクタで、カウント許可信号（１２ｇ＞が有効で
且つロードパルス発生回路（６１３）が発生するロード
パルス＜Ｉｚ８＞の入力中にタイミング信号（Ｌｌ）が
入力されると、セレクタ（６３１）が選択しているスタ
ートアドレスがアドレスカウンタ（６３０）に設定され
る。（６３２）はＳＳＡコマンド（ｈｃｚ）によってホ
ストＣＰＵ（１）から与えられるデータ（１１，）がス
タートアドレスとして設定されるスタートアドレスレジ
スタである。（６３３）はＳ、ＲＡＲ命令（Ｉ１１３）
によって与えられるＲＥＴ命令（マイクロプログラムの
サブルーチン部分からメインルーチンへのリターン命令
（詳しくは後述））が利用するためのリターンアドレス
値を設定するリターンアドレスレジスタであり、セレク
タ（６３１）に入力される３系統のスタートアドレスは
、上記スタートアドレスレジスタ（６Ｂ２）の内容、リ
ターンアドレスレジスタ（６３Ｂ）の内容及びマイクロ
命令のデータ部（１２、）である。

セレクタ（６３１）に入力されるマイクロ命令のデータ
部（Ｉ１２．）は、読み出し中のマイクロプログラムに
対する読み出しアドレスをマイクロプログラムメモリ＜
６０３＞上の目的とする位＝にジャンプさせる際のジャ
ンプ先アドレスとして利用される。ジャンプ系のマイク
ロ命令としては、データ部の示すジャンプ先アドレスへ
無条件でジャンプさせるＪ　Ｕ　Ｍ　Ｐ命令、条件付き
でジャンプさせるＪＰＣ，Ｚ命令、ＪＰＣ，Ｐ命令があ
る。この内、ＪＲＣ，Ｚ命令はフレームカウンタ（６１
５）のカウント値がゼロであることを示す信号（ｔ’ｚ
、）が有効であることをジャンプ条件とし、ＪＰＣ，Ｐ
命令は、フラグレジスタ（６１６）がセット状層である
ことを示す信号（ＮＯ＞が有効であることをジャンプ条
件としている。

ＲＥＴ命令の実行中は、セレクタ＜６３１＞により、リ
ターンアドレスカウンタ＜６３３）の設定値が選択され
、同時にロードパルス（１２ｇ＞がアドレスカウンタ（
６３０）に与えられることによって、ジャンプ系命令と
同様の動作をする。

（６３４）はホストＣＰＵ（１）から与えられるアドレ
ス（ｌ、ｓ）とアドレスカウンタ（６３０）のカウント
値を２系統の入力とし、カウント許可信号発生回路＜６
１１）が出力するアドレス国訳信号（１２７）によって
、２人力を選択して、マイクロプログラムメモリ＜６０
３＞に対してアドレス（＋！２＋＞を出力するセレクタ
である。ｉｉ！ｉｉ像処理のなめマイクロ７０グラムを
読み出し中の場合はアドレス選択信号（ｔｒ７）の指示
によってアドレスカウンタ（６３０）のカウント値が選
択され、前記処理中以外の場合はホストＣＰＵ（１）か
ら与えられるアドレス（ｌＩｓ＞が選択され、マイクロ
プログラムメモリ（６０３）をホストＣＰＵ（１）がア
クセスすることが可能になっている。

（ｉｖ＞カウント許可信号発生回路（６１１）の構成第
６図はカウント許可信号発生回路（６１１）のｔｉ成を
示すブロック図である。前述のようにマイクロプログラ
ムの読み出しはホストＣＰＵ（１）から制御回路（６）
に対してＲＵＮコマンドが与えられることによって起動
されるが、具体的には本回路にて実現される。ホストＣ
ＰＵ（１）からＲＵＮコマンドが発せられると、コマン
ドデコーダ（６０１）にてデコードされ、デコード信号
（ｈｃｌ）がフリップフロップ（ＦＦＩ）のプリセット
入力（以下ＰＲ大入力いう）に入力され、フリップフロ
ップ（ＦＦｌ）がセットされる。フリップフロップ（Ｆ
ＦＩ）の口出力は、アドレス選択信号＜１２７）として
マイクロプログラムメモリ読み出しアドレス発生回路（
６１０）に入力される。同時にフリップフロップ（Ｆ　
Ｆ　１　）の口出力は、一画面の走査周期の終了を示す
タイミング信号（ｔ２）とアンドゲート（ＡＮＤｌ）に
てゲートされ、フリップフロップ（ＦＦ２＞のＰＲ入力
信号となる。フリップフロップ（ＦＦ２）の口出力はオ
アゲート（ＯＲ３）にて反転されアドレスカウント許可
信号（１２６）となり、マイクロプログラムメモリ読み
出しアドレス発生回路（６１０）に入力される。ロード
パルス発生回路（６１３）の発生するロードパルス＜１
２８＞が有効な場合にもアドレスカウンタ（６３０）を
カウント許可状態にするためにオアゲート（ＯＲ３）に
てアドレスカウント許可信号（１２ｇ’）を出力する。

このように、本回路では被制御ハードウェア側の動作タ
イミングとは非同期にホス１−ＣＰＵ（１）から発生す
る処理開始要求（ＲＵ　Ｎコマンド）を−旦フリップフ
ロップ（ＦＦＩ）で認識しておいた後、タイミング信号
（ｔ２）に同期させてフリップフロップ（ＦＦ２）をセ
ットすることにより、マイクロプログラムの読み出しを
被制御ハードウェア側の動作タイミングに合わせている
。アドレスカウント許可信号（Ｎ２ｇ）が有効になると
、マイクロプログラムメモリ読み出しアドレス発生回路
（６１０）の中のアドレスカウンタ（６３０）がカウン
ト許可状態となり、タイミング信号（ｔｌ）によってア
ドレスカウントを開始し、マイクロプログラムメモリ（
６０３）に読み出しアドレスが与えられ、マイクロプロ
グラムが読み出される。読み出し中のマイクロプログラ
ムからＥＯＦＲ命令がマイクロ命令デコーダ（６１２）
にて検出されると、有効になったデコード信号（ｍ、）
がオアゲー）（ＯＲ２）を介してフリップ７０ツブ（Ｆ
Ｆ２）のクリア人力（以下ＣＬＲ入力という）に入力さ
れ、フリップフロップ（ＦＦ２＞がリセットされ、アド
レスカウント許可信号（１２＝）が無効になり、アドレ
スカウントが停止する。同時にマイクロプログラムメモ
リ（６０３）の出力データ（マイクロ命令）もＥＯＦＲ
命令のまま固定される。

被制御ハードウェア側では、読み出されたマイクロ命令
のうち各回路において必要とするものをデコードし、所
定の動作条件などが設定される。

アドレスカウントが停止した状態で再びタイミング信号
（ｔ２）が入力されると、フリップフロップ（ＦＦ２）
のＰ　Ｒ入力が有効になりフリップフロップ（ＦＦ２＞
はセットされる。これによって再びアドレスカウント許
可信号（１２６）が有効になり、アドレスカウントが再
開される。

読み出されるマイクロプログラムからＥＸＩＴ命令がマ
イクロ命令デコーダ（６１２）にて検出されると、有効
になったデコード信号〈町）によってフリップフロップ
（ＦＦＩ）及び（ＦＦ２）がリセットされ、アドレスカ
ウント許可信号（ｃ２ｓ）が無効になると共にアドレス
選択信号（２２−）が反転し、その後は新しく入力され
るタイミング信号（シ、）によってもフリップフロップ
（ＦＦ２）がセットされなくなる。

ＥＸＩＴ命令による上記動作と同様の動作はホストＣＰ
Ｕバス（１１）から与えられるイニシャルリセット信号
（ＩＩ３）又はホストＣＰＵ（１）から与えられるＥＮ
Ｄコマンド（ｈｅｓ）によっても実現できる。この内、
イニシャルリセット信号（１７，）による場合は、ホス
トＣＰＵ（１）がＲＵＮコマンドを発する以前の制御回
路（６）の初期状態を設定する場合であって、ＥＮＤコ
マンド（ｈｃｉ）は、何らかのアクシデントによって発
生したマイクロプロプラムの暴走状形から強制的に脱出
する場合に利用される。

以上のようにマイクロプログラムは、ホストＣＰＵ（１
）からＲＵＮコマンドが発せられた後、次の新しいフレ
ームの先頭より読み出しが開始され、ＥＯＦＲ命令があ
れば読み出しが一旦停止し、次のフレームの先頭より読
み出しが再開され、ＥＸＩＴ命令によって読み出しが終
了する。

マイクロプログラムからＥＸＩＴ命令が読み出されると
マイクロプログラムの読み出しが終了されると共に、Ｅ
ＸＩＴ命令のマイクロ命令デコーダ（６１２）によるデ
コード信号（ｍ２）によって、読み出し終了フラグ（６
１４）がセットされる。読み出し終了フラグ（６１４）
の状信はホストＣＰＵ（１）からのＲＤ、ＥＦコマンド
（読み出し終了フラグの状態を調べるためのポストコマ
ンド）がコマンドデコーダ（６０１）にてデコードされ
、デコード信号（ｈａｔ）が有効になり、パスバッファ
（６１７）が出力状態となることにより、パストランシ
ーバ（６１８）を介して、ホストＣＰＵ（１）から検出
される。ホストＣＰＵ（１）は、読み出し終了フラグ（
６１４）の状態を調べることによって、現在、制御回路
（６）が処理中であるか、それとも、処理開始要求を受
付可能な状態であるかを認識できる。

つまり、ホストＣＰＵ（１）が４処理開始要求を発する
前に読み出し終了フラグ（６１４）がセット状態であれ
ば制御回路（６）は処理開始要求の受付が可能であり、
リセット状態であれば処理開始要求の受付は不可であっ
て、ホストＣＰ　Ｌｌ　（１）は読み出し終了フラグ（
６１４）の状態がセット状邪に変化するまで待っていれ
ばよい。読み出し終了フラグ（６１４）がセット状態で
あり、ホストｃ　ｐ　ｕ　（，１）が処理開始要求を発
する際には、ＲｔＪＮコマンド念実行する前に、ＲＥＦ
コマンド（読み出し終了フラグをリセットするためのホ
ストコマンド）を与え、そのデコード信号（ｂｅ、）に
より読み出し終了フラグ（６１４）を予めリセット状態
に戻しておく必要がある。

第７１１Ｚは、ホストＣＰＵ（１）が処理要求を受は付
け、マイクロプログラムの読み出しが終了するまでの経
過を示すフローチャートである。

（Ｖ）ロードパルス発生回路（６１３）の構成第８ｉ２
Ｉはロードパルス発生回路（６１３）の構成を示すブロ
ック図である０本回路はジャンプ系のマイクロ命令、つ
まり、Ｊ　Ｕ　Ｍ　Ｐ命令、ＪＰＣ。

Ｚ命令、ＪＰＣ，Ｐ命令とサブルーチンからのリターン
のためのＲＥＴ命令がマイクロ命令デコーダ（６１２）
にてデコーダされた際に、各マイクロ命令のデータ部が
示すジャンプ先アドレス又はリターン先アドレスをマイ
クロプログラムメモリ読み出しアドレス発生回路（６１
０）のアドレスカウンタ（６３０）に設定するために必
要なロードパルス（β２８）を発生するための回路であ
る０図中、（Ｉｌｌ、）、（ｍ−）、（ｍ、）、（ｍ７
）はそれぞれＲＥＴ命令、ＪＵＭＰ命令、ＪＰＣ，Ｚ、
ＪＰＣ，Ｐ命令がマイクロ命令デコーダ（６１２＞にて
デコーダされた際に出力されるデコード信号である。　
＜ｌ＝＋）はフレームカウンタ（６１５）のカウント値
がゼロになった場合に出力される条件信号、（１２ｓ）
はフラグレジスタ（６１６）がセット状態である場合に
出力される条件信号であり、それぞれアントゲ−）（Ａ
ＮＤ２）、（ＡＮＤ３）にてデコード信号（ｎ＋６）、
（ｍ７）との間で論理積がとられており、条件付ジャン
プ命令における条件成立の判定が行なわれている。　（
１＋ｃ２）はホストＣＰＵ（１）がＳＳＡコマンドを発
した場合にコマンドデコーダ（６０１）が出力するデコ
ード信号−であるが、アドレスカウンタ＜６３０＞’＼
のクロック人力（タイミング信号（１＋））と非同期の
ｆ：号であるため、そのままアドレスカウンタ（６３０
）に対するロードパルスとしては利用できない。そのた
め木回路はまずＳＳＡコマンドのデコード信号（１１ｃ
２）にてフリップフロップ（ＦＦ３）をセットし、フリ
ップフロップ（ＦＦ３）のセット状態を、アドレスカウ
ンタ＜６３０）のクロック信号としても利用しているタ
イミング信号（ｔｌ）をトリガとしてフリップフロップ
（Ｆ　Ｆ　４　）で検出し、フリップフロップ（Ｆ　Ｆ
　４　）のＱ出力をロードパルスとして利用できるよう
にしている。またフリップフロップ（ＦＦ４）の口出力
にてフリップフロップ（ＦＦ３）をリセットすることに
より、続くタイミング信号（ｔｌ）にてフリップフロッ
プ（Ｆ　Ｆ　４　）の状態が反転するようにしており、
ＳＳＡコマンドによって出力されるロードパルスの巾が
タイミング信号（ｔｌ）の１周器と等しくなるようにな
っている。このようにして本来アドレスカウンタ（６３
０）のタロツク入力とは非同期で発生されるＳＳＡコマ
ンドによってヌタートアドレスの設定を可能にしている
。フリップフロップ（ＦＦ４）のＱ出力、デコード信号
＜＋ｎ＜＞及び（＋ｎｓ）、アンドゲート（ＡＮＤ２）
、（ＡＮＤ３）の出力は、オアゲート（ＯＲ４）にてま
とめられ、ロードパルス（１ｚａ＞として前記マイクロ
プログラムメモリ読み出しアドレス発生回路（６１０）
に入力される。

次に、マイクロプログラミングに用いて有用なフラグレ
ジスタ（６１６）、フレームカウンタ（６１５）、及び
、サブルーチンの使用方法について説明する。

（ｖｉ）フラグレジスタ（６１６）の使用方法フラグレ
ジスタ＜６１６）の状態設定はホストＣＰＵ（１）から
のＳＦＲコマンド（フラグレジスタの状態を設定するた
めのホストコマンド）がコマンドデコーダ（６０１）に
てデコードされた場合と、マイクロ命令のうち、Ｒ，Ｆ
ＬＧ命令（フラグをリセットするためのマイクロ命令ン
がマイクロ命令デコーダ（６１２）にてデコードされた
場合になされる。フラグレジスタ（６１６）はクリア入
力付きのＤタイプフリップフロップであって、ＳＦＲコ
マンドのデコード信号（ｂｅ５）によってトリガされ、
その時のホストＣＰＵバス（１１）からのデータ信号（
１１，）の成るビット（例えば最下位ビット）の信号に
よって状態を設定される０例えば最下位ビットが０”で
あればリセット状態、”１”であればセット状態になる
。クリア入力へは、Ｒ，ＦＬＧ命令のデコード信号（ｍ
１ｏ）が接続されており、フラグレジスタ（６１６）を
リセット状君にすることができる。

このように、フラグレジスタ（６１６）はポストＣＰＵ
（１）からの状態設定とマイクロ命令によるリセットが
可能であり、かつ、前述のようにマイクロ命令のうち、
条件付きジャンプ命令ＪＰＣ。

Ｆの条ｆ′Ｆとして利用可能である。これを利用してマ
イクロプログラム内でＪＰＣ，Ｆ命令を分岐点とするル
ープを作り、ホストＣＰＵ（１）の制御によってループ
を脱出し、マイクロプログラムの別領域へ制御を移すこ
とが可能になる。マイクロプログラム内で再びＪＲＣ，
Ｆ命令を利用する場合、Ｒ，ＦＬＧ命令にて、フラグレ
ジスタ（６１６）をリセット状形に戻しておけばよい。

（ｖｉｉ）フレームカウンタ（６１５）の使用方法フレ
ームカウンタ（６１５）は初期値設定が可能なダウンカ
ウンタである。初期値設定はホストＣｐＵ（１）からの
ＳＦＣコマンド（フレームカウンタの初期値を設定する
ためのホストコマンド）、又はマイクロプログラムのＳ
、ＦＲＣ命令（フレームカウンタの初期値を設定するた
めのマイクロ命令）によってなされる。ホストＣＰＵ（
１）からのＳＦＣコマンドがコマンドデコード（６０１
）にてデコードされると、デコード信号（ｌＩｃ、）が
出力され、ホストＣＰＵバス（１１）からのデータ（Ｎ
、、）がフレームカウンタ（６１５）に設定される。ま
た、マイクロ命令デコーダ（６１２＞にてＳ、ＦＲＣ命
令がデコードされると、デコード信号（ｍ、）が出力さ
れ、マイクロ命令のデータ部分＜ｂ−＞がフレームカウ
ンタ（６１５）に設定される。マイクロプログラム中の
ＤＯＷＮ、ＦＣ命令（フレームカウンタをカウントダウ
ンするためのマイクロ命令）がマイクロ命令デコーダ（
６１２＞にてデコードされ、デコード信号（ｍ８）が出
力されると、フレームカウンタ（６１５）はカウントダ
ウンされる。フレームカウンタ（６１５）のカウントダ
ウンが進み、カウント値がゼロになると、信号ライン（
Ｖ２．）にてロードパルス発生回路（６１３）に知らせ
る。前述のように信号ライン（１ｚ、）は、マーｆり四
命令のうち、条件１寸ジャンプ命令（、ＪＲＣ，Ｚ命令
）の条件として利用可能である。したがって、ＳＦＣコ
マンド或いはＳ、ＦＲＣ命令によって予めフレーｌ、カ
ウンタ（６１５）に初期値を設定しておき、マイクロプ
ログラム内で、ＪＲＣ，Ｚ命令を分岐点とするループを
作り、このループ内にＤＯＷＮ、ＦＣ命令を入れておけ
ば、初期値に応じた所定回数同じマイクロプログラムを
読み出すことが可能になる。

特にループ内にＤＯＷＮ、ＦＣ命令と共にＥＯＦＲ命令
（そのフレームでのマイクロ命令の読み出しを一時中断
させる命令）を挿入しておけば、ループ１回当たり、１
フレームの時間の処理が可能になるので、フレームカウ
ンタ（６１５）への初期値の設定は１フレ一ム単位の処
理回数を設定することになる。これを利用して、同一処
理を指定したフレーム数だけ操り返し処理することが可
能になる０例えば時間的にランダムなノイズを含む８ビ
ツトのデータ長の画像データを２５６フレームに亘って
積算入力し最後に１６ビツトのデータ長となった画像デ
ータの上位バイトを時間的ノイズを軽減した８ビツト長
の画像データとして得るような場合に有効に利用できる
（２５６回積算すると、８ビツトデータは８回桁上げさ
れ、１６とットデータとなる。その上位バイトはノイズ
が積分され、Ｓ／Ｎが向上した画像データになっている
。

これは一般によく使われる技術である。）。

（ｖ市＞サブルーチンコールとリターンの方法第９図は
、本発明によるマイクロプログラム内でのサブルーチン
コール及びサブルーチンからメインルーチンへのリター
ンの方法の説明図である。

前述のようにＳ、ＲＡＲ命令によってマイクロプログラ
ムメモリ読み出しアドレス発生回路（６１０）内のリタ
ーンアドレスレジスタ（６３３）にリターンアドレスが
予め設定された状態でＲＥＴ命令が実行されると、リタ
ーンアドレスレジスタ（６３３〉内のリターンアドレス
がアドレスカウンタ（６３０）に設定されるためサブル
ーチンを脱出することが可能である。このことを利用し
て第９図のように、Ｘ番地にあるＳ、ＲＡＲ命令にてリ
ターンアドレスレジスタ（６３３）にサブルーチンから
のリターンアドレスとなる値（Ｘ＋２）を設定しておき
、（Ｘ＋１＞番地にあるＪＵＭＰ命令にてＹ番地にある
サブルーチンヘジャンプし、サブルーチンへ制（卸を移
し、サブルーチンの最終命令であるＲＥＴ命令にて、サ
ブルーチンヘジャンプした番地（Ｘ＋１＞の次の番地（
Ｘ千２）ヘリターンすることができる。つまり、連続す
るＳ、ＲＡＲ命令とＪＵＭＰ命令とを徂み合わせること
によってサブルーチンコール命令を構成していることに
なる。

このように本実施例では、マイクロプログラミングにお
いて単なる無条件ジャンプ命令、条件付ジャンプ命令に
加えてサブルーチンコールを実行することが可能になっ
ている。

（発明の効果）以上詳述したように本発明によれば、一画面分の画像デ
ータの走査の周期を形成し、その１周期内で画像データ
取り扱い期間を指定するタイミング信号を発生するタイ
ミング発生回路を設け、このタイミング信号を用いて制
御回路が１周期内の画で象データ取り吸い期間以外の空
き期間を知り、その空き期間内に、続く画像データ取り
扱い期間のためのハードウェア部分に対する動作条件や
初期値の設定動作を行うことにより、ハードウェア部分
の動作タイミングと制御回路による設定動作のタイミン
グとの間で同期をとることを可能としたものであり、設
定動作のための無駄時間がなくなり、画像処理全体にわ
たる処理時間を短縮することが可能になるという効果が
ある。

【図面の簡単な説明】

第１図（ａ）は本発明の基本構成を示すブロック図、第
１図（ｂ）は同上の動（’Ｐ説明図、第２図（ａ）乃至
（ｅ）は本発明の一実施例に係る画像処理装置の概略構
成を示すブロック図、第３図は同上に用いる制御回路の
詳細な構成を示すブロック図、第４図は同上に用いるマ
イクロプログラムメモリの内容の一例を示す説明図、第
５１２１は同上に用いるマイクロプログラムメモリ読み
出しアドレス発生回路を示すブロック図、第６図は同上
に用いるカウント許可信号発生回路を示すブロック図、
第７図は同上のマイクロプログラム読み出しの′ＩｊＪ
作を説明するためのフローチャート、第８図は同上に用
いるロードパルス発生回路を示すブロック口、第９図は
同上に用いるマイクロプログラムのサブルーチンコール
の方法を説明するための説明図、第１０図は従来例のブ
ロック図、第１１図（ａ）　（ｂ）は他の従来例のブロ
ック図である。（６）は制御回路、（６０５）はタイミング発生回路、
（７）はハードウェア部分、（ｔ２）はタイミング信号
である。

Claims

【特許請求の範囲】

（１）少なくとも画像の入力、蓄積、演算処理、出力の
１つを行う回路より構成されるハードウェア部分と、ハ
ードウェア部分の動作条件設定や初期値設定のような設
定動作を行う制御回路と、１画面分の画像データの走査
の周期を形成し、その１周期内におけるハードウェア部
分での画像データ取り扱い期間を指定するタイミング信
号を発生するタイミング発生回路とから構成され、制御
回路が１周期内におけるハードウェア部分での画像デー
タ取り扱い期間以外の空き期間を利用して続く画像デー
タ取り扱い期間におけるハードウェア部分のあるべき状
態を設定するように設定動作を行うことを特徴とする画
像処理装置の制御方式。