JPS6356549B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明はデータ処理装置に関し、詳細にはプロ
グラム可能グラフイツク・ジエネレータを有する
マイクロプロセツサを基本にしたデータ・プロセ
ツサに関する。 〔発明の背景〕 近年マイクロエレクトロニクスの分野の電子工
業の発展はめざましく、今日の市場において多く
出回つている卓上コンピユータは種々の計算能力
を有している。この発展は一般消費者用マイクロ
プロセサすなわち本来非常に小型のコンピユータ
についても言え、さらに電子レンジ制御から電子
ゲームのような種々の消費製品でもそうである。 現在、この新しい工業は確立されつつある。商
業的に使用できるマイクロプロセサ、たとえば
MOS Technology Inc.，製の部品番号MCS6500
のマイクロ・コンピユータを基にした家庭用又は
（小規模の）ビジネス用の能率的な小型データ処
理装置が一般に行き渡つている。これらマイクロ
プロセサデータ処理装置はユニツトに伴うソフト
ウエア（プログラミング）、つまりプログラムさ
れたインストラクシヨン、チエツクリストの貸借
表、通信リストの分類や書き換えからゲームに至
るまでのソフトウエアに基づき、用いる人の様々
な使い方に適用できるようになつている。 データ・プロセサ・システムにより出力される
情報は、ある種のプリンタすなわちビデオデイス
プレイ装置を介して見る人に提供される。プリン
タは半永久的な形態の情報を与えるという利点を
有する。デイスプレイ装置は、この装置がオンの
間のみ情報をデイスプレイするが、ビデオ・デイ
スプレイ装置の重要な利点は、世間のほとんどが
テレビ受信機の形態の装置を有していることであ
る。このようにすでにテレビ受信機が保有されて
いるので、マイクロプロセサをベースにしたデー
タ処理装置には多くの潜在的買手があり、よつて
装置と人とのコミニケーシヨンは簡単に行なえ
る。従つて、すべてとは言わないがほとんどのマ
イクロ・コンピユータ・データ処理装置は、ラス
ター走査型ビデオ装置（すなわちテレビ受信機）
と結合するように構成される。 昨今のマイクロ・コンピユータ装置は、細部に
おいては非常に簡単になつているが、全体のオペ
レーシヨンとしてみるときわめて複雑になつてい
る。これらマイクロ・コンピユータは、多くの簡
単なオペレーシヨンを行なうことにより、比較的
複雑な仕事ができる。このように、ゲームや数の
計算のようなデータを処理する時、マイクロ・コ
ンピユータは実際かなりの数のこれら簡単なオペ
レーシヨンを行う。このデータ処理機能を加え
て、マイクロ・コンピユータはビデオ・デイスプ
レイ装置への情報伝送を有効に制御しなければな
らず、これには、どんな情報をデイスプレイする
か、及び、情報をどのようにデイスプレイするか
も含まれる。それ故、マイクロ・コンピユータは
これら２つの機能、すなわち、データ処理及び情
報デイスプレイ制御の間で、そのオペレーシヨン
時間を共有しなければならない。一方の機能がマ
イクロ・コンピユータ装置に時間のかかる要求を
すると、他方の機能がこれの犠牲となる。 その結果、多くのマイクロプロセサをベースに
したデータ処理装置は、複雑な仕事の結果をユー
ザに与えるのに、いく分速度が落ちる。この問題
を軽減するためいくつかの試みが行なわれてき
た。しかしながらその結果は十分満足のいくもの
ではなかつた。たとえば１つの解決法に、比較的
複雑でないマイクロ・コンピユータにより実行さ
れるタスクを保持するものがある。より簡単なタ
スクを行なうのに必要とされるオペレーシヨンの
数はより少く、従つて短時間になる。しかし、あ
いにくこの解決法はマイクロプロセサ及び装置の
処理能力をかなり制限してしまう。時間問題に対
する他の解決法は、マイクロプロセサの規模を増
加することである。これは、マイクロプロセサが
動作できるデータ・ワードの大きさ（たとえば、
ビツト数）を増加することである。たとえば、マ
イクロプロセサが８−ビツト・データ・ワードを
処理するように構成されている場合（大抵の現在
使用できるマイクロプロセサがそうであるよう
に）、マイクロプロセサは12又は16−ビツト・ワ
ードを処理できるように作られる。しかしなが
ら、マイクロプロセサにより処理されるワードの
大きさが増加すると、マイクロプロセサは、通常
これに比例して複雑で高価となりかつ大きくなつ
てしまう。現在用いられている大規模、シングル
チツプのプログラム可能なマイクロプロセサの現
在の利点、すなわちパワフルで安価で使用しやす
いという利点は失われてしまう。 〔発明の概要〕 本発明は、インストラクシヨン・リストの実行
が可能でプログラム可能なオブジエクト・グラフ
イツク・ジエネレータを有する、マイクロプロセ
サを基本にしたデータ処理装置から成り、ここで
上記インストラクシヨンは、どのグラフイツク情
報がいかにしてビデオ・デイスプレイ装置にデイ
スプレイされるかを指示するものである。 本発明のデータ処理装置は、マイクロプロセ
サ、メモリ装置、オブジエクト・グラフイツク・
ジエネレータ、及び、装置の各構成要素を相互結
合するデータバス及びアドレスバスを備えたシス
テムバスとから成る。オブジエクト・グラフイツ
ク・ジエネレータは、どのグラフイツクが発生さ
れるか及びグラフイツクがどのようにデイスプレ
イされるかを指示するデイスプレイ・インストラ
クシヨンのために、メモリ装置を順次アクセスす
るのに適している。このデイスプレイ・インスト
ラクシヨンの指示のもとで、オブジエクト・グラ
フイツク・ジエネレータは、付加メモリ装置アク
セスを実行して記憶されたグラフイツク情報を得
る。このグラフイツク情報は予定特性のビデオ情
報に変換される。ビデオ情報は、好ましくはテレ
ビ受信機のような情報をデイスプレイする、デイ
スプレイ装置に送られる。 オブジエクト・グラフイツク・ジエネレータ
は、アドレシング信号を発生するメモリ・アドレ
シング装置、インストラクシヨン・レジスタ、制
御装置、一時グラフイツク記憶装置、及び、可動
オブジエクト・ジエネレータ装置とを含む。アド
レシング装置は、各々アドレス信号を発生できる
４つのカウンタ回路を含む。デイスプレイ・リス
ト・カウンタは、メモリ装置からのデイスプレ
イ・リスト・インストラクシヨンを連続してアク
セスするのに用いられるアドレス信号を発生す
る。メモリ走査カウンタは、オブジエクト・グラ
フイツク・ジエネレータ制御装置の管理と制御の
下で、デイスプレイ装置へ送られるグラフイツク
情報を含むメモリ場所の連続的に配列されたスト
リングをアクセスするためのアドレス信号を発生
する。キヤラクタ・アドレシング回路は、メモリ
場所の選択されたブロツクに含まれているグラフ
イツク情報をメモリ装置からデイスプレイ装置へ
送るため、アドレシング信号を出力する。メモリ
場所の各ブロツクは、アルフアニユメリツク・キ
ヤラクタ又は同様のオブジエクト用のグラフイツ
ク情報を含んでいる。最後に、可動オブジエク
ト・カウンタは、可動オブジエクト・グラフイツ
ク・ジエネレータへ送られかつ一時的に記憶され
る可動オブジエクト・グラフイツクをアクセスす
るため、アドレス信号を出力する。 可動オブジエクト・ジエネレータ装置は、可動
オブジエクトがデイスプレイ装置にデイスプレイ
されるべき水平位置を決定するため及びグラフイ
ツク情報をデイスプレイ装置に送るための水平位
置回路及びグラフイツク伝送回路とを含んでい
る。グラフイツク情報は、オブジエクト・ビデオ
を含む垂直列としてグラフイツク情報が示される
ように、可動オブジエクト・ジエネレータを介し
てデイスプレイ装置へ送られる。列のデイスプレ
イの水平位置は、マイクロプロセサから可動オブ
ジエクト・ジエネレータに送られる位置情報によ
り決定される。列すなわちオブジエクトの水平移
動は、マイクロプロセサからの新しい位置情報を
受取ることにより行なわれる。デイスプレイされ
る可動オブジエクトの垂直移動は、メモリ装置に
記憶された列グラフイツク情報で新しい場所にオ
ブジエクト・グラフイツク情報を消去しかつ書き
直すことによりマイクロプロセサにより行なわれ
る。 本発明の他の実施例は、複数のオーデイオ・サ
ウンドを発生できるオーデイオ・ジエネレータを
含む。オーデイオ・ジエネレータは、多項式カウ
ンタ、Ｎ分割（divids−by−Ｎ）カウンタ、及
び、４つのオーデイオ制御装置とを含む。多項カ
ウンタは、広帯域周波数を有する信号を出力す
る。Ｎ分割カウンタは、周期パルス列を発生し、
その周波数はマイクロプロセサにより選択され
る。オーデイオ制御装置は、オーデイオ・トラン
スデユーサ（スピーカ）装置にどの信号すなわち
周波数の内容及び大きさが送られるかを選択す
る。 本発明は多くの利点を有する。先づ、プログラ
ム可能なグラフイツク・ジエネレータにより、マ
イクロプロセサは、グラフイツク発生責任からの
がれる。グラフイツク・ジエネレータが、今グラ
フイツク情報を求めてメモリ装置をアクセスし、
デイスプレイ用グラフイツクをフオーマツトしか
つアクセスされたグラフイツク情報をデイスプレ
イ装置へ送るタスクを引受けるから、マイクロプ
ロセサにはデータ処理機能を行なうためより長い
時間が与えられる。 本発明による利点は、さらに可動オブジエクト
発生にも見られる。可動オブジエクト・ジエネレ
ータは、グラフイツク情報の水平場所を決定する
ことのみを必要とするので、水平位置回路のみが
必要とされる。すなわち垂直位置回路を省略でき
る。従つて可動オブジエクトの垂直デイメンシヨ
ンは用いられる回路により制限されない。オブジ
エクト・グラフイツク情報が垂直列を発生するた
めのグラフイツク情報中に配置されるので、オブ
ジエクトの垂直寸法はデイスプレイの垂直高さに
よりのみ制限される。 〔実施例〕 以下図面に基づいて本発明を説明する。 Ａ 一般的説明 (1) システム・コンポーネント 第１図は、本発明のデータ処理システムの構成
装置を示す。 システム１０は、コンソール１２、プリンタ１
４、小型フロツピーデイスク１５、カセツト周辺
装置１６、ゲーム制御装置（ジヨイステイツク）
１８、デイスプレイ装置（好ましくは通常のテレ
ビ受信機）２２を含む。コンソール１２は、デイ
スプレイ装置２２のテレビ・アンテナ端子（図示
せず）に、ライン２０でテレビ・チヤンネルの１
つに相当する適当なラジオ周波数信号を接続す
る。 システム１０は、オペレーシヨンの２つの基本
モードを有する。第１モードではシステム１０は
プログラム可能なはん用コンピユータとして働
き、第２モードではシステム１０はビデオゲーム
装置として働くものである。第１モードにおい
て、パーソナル・ホーム・データ処理システム
は、多くの情報管理タスクのために用いられるよ
うになつている。たとえば、適当なプログラミン
グを用いてシステムは、チエツクブツクをバラン
スすること、食事のプラン、資産や在庫有価証券
の管理、家族や友人の郵便リストを保持する等の
タスクを行なう。これらタスクは、システムの情
報管理能力のほんのいくつかにすぎない。その
上、音響とともにデイスプレイ装置にテキスト及
び図表をデイスプレイすることにより、種々の相
互教育材料を提供できる。キーボード２４とデイ
スプレイ装置２２を用いて、ユーザとシステム間
の対話が行なえる。このモードでシステム１０を
動作する一方、ユーザは１つ又はそれ以上の周辺
装置１４〜１６を用いて情報を記憶又は探すこと
ができる。デイスプレイ装置２２は、ユーザに、
系統だてて表わされたグラフイツク情報（代表的
にはアルフアニユメリツク・デイスプレイ）を与
える。この情報は、伝達ライン２０を経てコンソ
ール１２に含まれる電子装置によつて、デイスプ
レイ装置２２に伝送される。 第２基本モードにおいて、システム１０はビデ
オゲーム装置として動作され、１人又はそれ以上
のプレーヤーによつてプレイされるゲームを提供
する。コンソール１２は、ユーザがデイスプレイ
装置２２上に見ることのできるデイスプレイ・オ
ブジエクトを発生するに必要な回路を有してい
る。デイスプレイ・オブジエクトのいくつかは、
ユーザによるプレーヤー・コンソール１８の操作
に応じて、動かしたり加減できるものであり、こ
れらを以後“可動オブジエクト”と呼ぶ。他のオ
ブジエクトは、たとえば、アルフアニユメリツク
（アルフアベツトと数字）グラフイツク、境界線
等の比較的固定したものである。これら後述のオ
ブジエクトを以後“プレイフイールド・オブジエ
クト”と呼ぶ。 デイスプレイ装置２２は、複数の連続的に走査
される水平ラインに沿つてスクリーンを横切る映
像形成ビームを用いているタイプのラスタ走査デ
イスプレイである。ビームの動きは、水平及び垂
直帰線区間を形成する信号を含む通常の水平及び
垂直同期信号によつて、コンソール１２が供給す
るビデオ・データに同期される。 上述のオペレーシヨンの２つの基本モード間の
選択は、システム１０に適当なプログラムを与え
ることにより行なわれる。これは２つの方法で行
なわれる。最初に、あるプログラムがあらかじめ
作られて、たとえばデイスク装置１５又はカセツ
ト装置１６に記憶される。コンソール１２の電子
回路は、ユーザが記憶された情報を呼び出せるの
に十分なレジデント・インストラクシヨンを含む
メモリを有しており、それによつてコンソール１
２に位置するランダム・アクセス・メモリ
（RAM）・セクシヨンに、要求されたオペレーテ
イング・プログラムをロードする。 一方、オペレーテイング・モードの選択は、要
求されたオペレーテイング・プログラムを含むリ
ード・オンリー・メモリ（ROM）・カートリツ
ジをシステム１０に与えることにより行なわれ
る。第２図にはコンソール１２の取りはずし可能
な上部分３０を取りはずしてROMカートリツジ
３３を収容するための収容部分３２が示されてい
る。さらに、コンソール１２には、システム１０
のメモリを拡大するための付加メモリ・パツケー
ジ３６を収容するメモリ収容部分３４が設けられ
ている。コンソール１２の１つ又は両収容部分３
２に挿入されたROMカートリツジ３３に含まれ
ているプログラムに従つて、システム１０はプロ
グラム可能なはん用コンピユータ・システム又は
ビデオ・ゲーム装置として用いられる。 システム１０のブロツク図が第３図に示されて
いる。システムのコンソール１２に含まれている
部分（第３図の点線部分）は、マイクロプロセサ
装置（MPU）４０、メモリ装置４２、オブジエ
クト・グラフイツク４４、オーデイオ・ジエネレ
ータ４６、周辺インターフエース装置５０を含ん
でいる。さらに、コンソール１２は、オブジエク
ト・グラフイツク・ジエネレータからの色、輝度
及び合成同期情報を受信しかつ組合わすビデオ合
計装置（summer）５２を含み、R.F.モジユレー
タ５４に送られる合成信号を生ずる。R.F.モジユ
レータは、又オーデイオ・ジエネレータ４６によ
つて発生されたオーデイオ信号を受信し、かつ、
グラフイツク及びオーデイオ情報を含む適当な無
線周波信号を作り、この信号を信号ライン２０を
経てデイスプレイ装置２２に送る。 MPU４０、メモリ装置４２、ジエネレータ４
４，４６及び周辺インターフエース装置５０は、
双方向に伝達するデータバス６０及びアドレスバ
ス６２によつて相互接続されており、それら間で
直接データやインストラクシヨンを伝送できるよ
うになつている。バス６０，６２に結合された各
装置は、制御セクシヨンを含み、この制御セクシ
ヨンは、データ・バツフア・レジスタ、選択用ア
ドレス・デコーデイング回路、及び、装置の制
御・情報利用などに必要な他の回路素子を含む。
これら制御セクシヨンの詳細については後述す
る。後述されている種々のクロツク信号を含むタ
イミング信号は、タイミング装置５８により発生
されて必要に応じて用いるためコンソール１２内
の種々の装置に送られる。 メモリ装置４２は、ROMカートリツジ３３と
付加メモリパツケージ３６とを含むROM型及び
RAM型の両メモリを含む。メモリ装置は、最大
64Kキヤラクタをメモリできる。各キヤラクタ
は、１バイト（８ビツト）である。それ故、最大
メモリ能力に対して十分なアドレシング能力を与
えるため、アドレスバス６２は16ビツト幅を有す
る。むろんデータバス６０は、８ビツト幅であ
る。 MPU４０とオブジエクト・グラフイツク・ジ
エネレータ４４は双方とも、メモリ装置４２をア
クセスすることができる。しかしながら、これら
の装置によつて同時にメモリをアクセスするのを
避けるため、メモリ・アクセス・プライオリテイ
（優先順位）は、オブジエクト・グラフイツク・
ジエネレータに与えられる。これは次のように行
なわれる。ジエネレータ４４によるメモリ読出し
サイクルに先だつて、HALTコマンドがライン
６４でMPU４０に伝達される。このラインに現
われる信号は、すぐ後に続くメモリ・サイクル・
タイム中、MPU４０がメモリ装置４２をアクセ
スするのを妨げるものである。 データ及びアドレスバス６０，６２又HALT
ライン６４に加えて、インタラプト（割込み）・
バス６６により、オブジエクト・グラフイツク・
ジエネレータ４４と周辺インターフエース装置５
０とをMPU４０に接続する。インタラプト・バ
ス６６は、インタラプト要求をMPU４０に伝達
し、割込みの発生を示すか又はMPU４０がある
動作を行なうことを要求する。たとえば、インタ
ラプト信号は、周辺インターフエース装置５０に
よつてインタラプト・バス６６を経てMPU４０
へ伝達され、周辺装置１４〜１６の１つからの情
報が受信されたことを示す。このインタラプト信
号は、適当なバツフア・レジスタで使用され得
る。一方、周辺装置５０によつて発生された信号
は、MPU４０へ伝達され、周辺インターフエー
ス装置５０から周辺装置１４〜１６の１つへのデ
ータ伝送が終つたことを示す。その上、周辺イン
ターフエース装置５０は、MPU４０へインタラ
プト信号を伝達して、キーボード・スイツチ２４
の１つが押されたことを示し、かつ押されたスイ
ツチの情報はMPU４０によつてサンプリングす
るのに使用できることを示す。 オブジエクト・グラフイツク・ジエネレータ４
４からインタラプト・バス６６によつて伝達され
たインタラプト信号は、ビデオ・ブランク・タイ
ムの状態に関する情報又は他のデイスプレイ・タ
イミング情報をMPU４０に与える。 コンソール１２と周辺装置１４〜１６間での情
報転送は、周辺インターフエース装置５０の通常
の管理のもとで、シリアルＩ／Ｏバス７０によ
り、行なわれる。以下の説明で明らかなように、
情報はバス７０によつて、多くの選択モード、デ
ータ・レートで伝達される。 (2) オブジエクト・グラフイツク・ジエネレータ 第４Ａ及び４Ｂ図にはオブジエクト・グラフイ
ツク・ジエネレータ４４が示されており、これに
はプレイフイールド・オブジエクト・ジエネレー
タ４４Ａ（第４Ａ図示）と可動オブジエクト・ジ
エネレータ４４Ｂ（第４Ｂ図示）とが含まれる。
プレイフイールド・オブジエクト・ジエネレータ
４４Ａは、アドレス・デコード装置８０を経てア
ドレスバス６２に接続されている。アドレス・デ
コード装置８０は、あるカウンタとデータ・レジ
スタとが、データバス６０若しくはアドレスバス
６２から情報を受け取ること又はバス６０若しく
は６２へ情報を出すことを選択的に可能とするに
適当な信号を、認識し、デコードし、かつ発生す
るのに必要な論理回路を含んでいる。 第４Ａ図のプレイフイールド・オブジエクト・
ジエネレータ４４Ａの１つの機能は、メモリ装置
４２からオブジエクト・グラフイツク・ジエネレ
ータ４４へのビデオ・グラフイツク情報の転送を
含む多くのキヤラクタ発生負担をMPU４０から
軽減することである。従つて、プレイフイール
ド・オブジエクト・ジエネレータ４４Ａは、プロ
グラム可能で、ダイレクト・メモリ・アクセス
（DMA）・オペレーシヨンを行なう、すなわち、
MPU４０による介入なしでメモリ装置４２から
オブジエクト・グラフイツク・ジエネレータ４４
へグラフイツク情報を転送する能力を含んでい
る。このようなDMAオペレーシヨンは、メモリ
装置４２に記憶されていてグラフイツク発生中プ
レイフイールド・オブジエクト・ジエネレータ４
４Ａにより連続的にアクセスされる１セツトのイ
ンストラクシヨンにより指示される。これら
DMAオペレーシヨンに必要なアドレスは、３つ
の相互排他源の１つ、すなわちデイスプレイ・リ
スト・カウンタ８２、メモリ・スキヤン・カウン
タ８４、又は、可動オブジエクトDMAカウンタ
８６から得られる。実施例では、各カウンタ８
２，８４，８６はマルチビツト・バツフア・ラツ
チを含み、これはアドレスの最上位ビツト
（MSBs）とともに、アドレスの残部（これはプ
リセツト可能なデイジタル・カウンタ・セクシヨ
ンに含まれる）を保持する。各カウンタ・セクシ
ヨンは、順次アドレス能力を備えている。 デイスプレイ・リスト・カウンタ８２は、メモ
リ装置４２の記憶場所をアクセスするアドレス信
号を供給し、メモリ装置４２は、インストラクシ
ヨンの一連のリストを含んでいる。このインスト
ラクシヨンは、グラフイツク情報が、（メモリ装
置４２の）どこに記憶されているか、及び、それ
がどのように且つ何時デイスプレイされるかを表
わす情報を、プレイフイールド・オブジエクト・
ジエネレータ４４Ａに与える。各インストラクシ
ヨンは、それがデコードされる間、一時的に保持
される８ビツト・インストラクシヨン・（バツフ
ア）レジスタ８８に、データバス６０を経て転送
される。インストラクシヨン・レジスタ８８の内
容は、レジスタ出力ライン９２によりDMA制御
装置９０に供給される。DMA制御装置９０は、
インストラクシヨンをデコードし、かつ、種々の
プレイフイールド・ジエネレータ機能を開始し制
御するのに必要なタイミング及び制御信号を発生
する。 以下に述べるように、各インストラクシヨン
は、デイスプレイ装置２２上に見えるように、グ
ラフイツク情報の１つ又はそれ以上の水平ライン
を発生させる。新しいインストラクシヨンは、イ
ンストラクシヨン・レジスタ８８に現在保持され
ているインストラクシヨンによつてその発生がコ
マンドされているグラフイツク情報の水平ライン
が終了するまで、メモリ装置４２からフエツチさ
れることはない。従つて、各インストラクシヨン
によつて、すなわちこれに応じて、発生される水
平ラインの数は計数されなければならない。これ
はラインカウンタ９６によつて行なわれる。発生
されるべきプレイフイールド・デイスプレイの水
平ラインの正確な数を表わす情報は、インストラ
クシヨンの４ビツト部分に含まれている。この情
報はROM９４に送られ、ROM９４は、この４
ビツト部分を、発生されるべきラインの実際の数
に変換する。ライン・カウンタ９６によつて生じ
たライン・カウントは、ライン・カウンタの内容
をROM９４によつて供給される総数（発生され
るべきライン数）と比較するデイジタル比較回路
９８に供給される。ライン９６のカウントが、発
生されるべきライン数と等しい場合、最終（ラス
ト）ライン信号が、比較回路９８によつて作られ
て信号ライン１００によりDMA制御装置９０に
送られる。それによつて、DMA制御装置９０
は、インストラクシヨン・レジスタ８８に現在保
持されているインストラクシヨンがその目的にか
なつたことを、また新しいインストラクシヨンが
メモリ装置４２からフエツチされ、インストラク
シヨン・レジスタ８８に転送されるべきことを知
らされる。 第４Ａ図において、一対のバツフア・レジスタ
１０２，１０４は、データバス６０に接続されて
いる。Ｈ−スクロール・レジスタ１０２とＶ−ス
クロール・レジスタ１０４は、水平、垂直スクロ
ーリング中用いられる情報を保持する。レジスタ
１０２に含まれる水平スクロール情報は、信号ラ
イン１０５によりDMA制御装置９０に伝達され
る。Ｖ−スクロール・レジスタ１０４に含まれる
情報は、マルチプレクサ回路１０８に送られ、マ
ルチプレクサ回路はラインカウンタ９６をプリセ
ツトするためこのカウンタ９６にＶ−スクロール
情報を送る。 プレイフイールド・オブジエクトを発生するの
に用いられるグラフイツク情報は、２種の構成の
一方の構成でメモリ装置４２に記憶される。第１
の構成では、グラフイツク情報は、多くの順次配
置された８ビツト・バイトに含まれている。これ
らの８ビツト・バイトは、各水平ラインのアクテ
イブ走査中、プレイフイールド・オブジエクト・
ジエネレータ４４Ａによつて、一度に１バイト直
接的にアクセスされる。第２の構成では、グラフ
イツク情報は、順次配置された８ビツト・バイト
のキヤラクタ・ブロツクに含まれている。この各
ブロツクは、代表的にはアルフアニユメリツク・
キヤラクタ又は同様のデイスプレイ・オブジエク
ト用のグラフイツク情報を含んでいる。各ブロツ
クの１バイトは、連続水平走査中、プレイフイー
ルド・オブジエクト・ジエネレータ４４Ａに転送
される。この後者の構成は、必要な時キヤラクタ
用グラフイツク情報を呼出すと、同じキヤラクタ
をどのデイスプレイ・フイールド中でも何度も発
生できるのでより融通性がある。この後者の特徴
をフルに生かすため、キヤラクタ・グラフイツク
情報のブロツクは、メモリ装置４２のキヤラク
タ・ブロツクを含む部分を示すキヤラクタ・ベー
ス部分と、メモリの部分において特定のキヤラク
タ・ブロツクを示すキヤラクタ・ネーム部分と、
キヤラクタ・ブロツクの特定バイトを選択するラ
インカウンタ９６とから形成されるアドレスを用
いて、メモリ装置４２からアクセスされる。 このようにプレイフイールド・オブジエクト・
ジエネレータは、キヤラクタ・ブロツク・アドレ
スのネーム部分及びベース部分を保持するための
キヤラクタ・ネーム・レジスタ１１０とキヤラク
タ・ベース・レジスタ１１２とを有する。後述す
るように、アクテイブ走査中メモリ走査カウンタ
８４は、メモリ装置４２をアクセスするために、
キヤラクタ・アドレスのキヤラクタ・ネーム部分
を得べく順次アドレス信号を供給する。キヤラク
タ・ネーム部分は、キヤラクタ・ネーム・レジス
タ１１０に転送される。キヤラクタ・ネーム・レ
ジスタの内容は、キヤラクタ・ベース・レジスタ
１１２およびラインカウンタ９６の内容と結合さ
れてメモリ装置４２をアクセスしてグラフイツク
情報を求める。 第１水平ラインのアクテイブ走査中キヤラク
タ・ネーム・レジスタ１１０に連続的に転送され
る（上述のようにグラフイツク情報を得るために
用いられる）情報は、予定数の連続するラインで
用いられる。このようにメモリがラインごとにア
クセスされるのでなく、第１ライン中に得られる
情報は、デイスプレイRAM１１４に記憶され、
かつ、そこから連続的にアクセスされ、さらに、
キヤラクタやオブジエクトの水平ブロツクの連続
する水平ラインを発生するためキヤラクタ・ネー
ム・レジスタ１１０に転送される。 グラフイツク情報は、２つの信号源の１つから
出力されたアドレス信号を用いて、メモリ装置４
２から得られてプレイフイールド・オブジエク
ト・ジエネレータ４４Ａに送られる。アドレス信
号は、メモリ走査カウンタ８４から発生され、又
は、キヤラクタ・ベース・レジスタ１１２、キヤ
ラクタ・ネーム・レジスタ１１０及びラインカウ
ンタ９６から発生される。どちらの場合も、グラ
フイツク情報は、アクテイブ水平ライン走査中１
度に１バイトだけ転送される。 以下に詳細に述べるように、１つの水平ライン
にデイスプレイされるグラフイツク情報が、１つ
又はそれ以上のすぐ次のラインにデイスプレイさ
れるべき時がある。そのような場合、第１水平ラ
イン用のグラフイツク情報は、RAMアドレスカ
ウンタ１１６により指定された連続した場所でア
クセスできるように、デイスプレイRAM１１４
に一時記憶される。すぐ次のライン用のグラフイ
ツク情報がデイスプレイRAM１１４から得ら
れ、それによつてMPU４０が利用できるように
メモリ装置４２をフリーにしておく。 メモリ装置４２の種々のメモリ場所に置かれた
ブロツクからのグラフイツク情報が、アクセスさ
れる場合、それは、キヤラクタ・ネーム・レジス
タ１１０に引き続いて転送される情報で、かつ、
多くの引き続くライン用に用いられる記憶された
グラフイツク情報のアドレスの一部として用いら
れる情報である。この場合、アドレス情報の各バ
イトがキヤラクタ・ネーム・レジスタ１１０に転
送されると、このバイトはデイスプレイRAM１
１４に送られて一時記憶される。第１水平ライン
にすぐ続く水平ライン中、アドレス情報はデイス
プレイRAM１１４からキヤラクタ・レジスタ１
１０に転送される。 グラフイツク情報をアクセスするためのアドレ
ス信号を送る前記方法のどちらかを用いて、グラ
フイツク情報は、マルチプレツクス１２０に送ら
れ、かつ、そこを経てプレイフイールド・グラフ
イツク・シフトレジスタ１２２に送られる。グラ
フイツク情報が、メモリ走査カウンタ８４により
出力されたアドレス信号に応じてメモリ装置４２
から得られる場合、グラフイツク情報は、下記の
ようにDMA制御装置９０の管理と制御の下で、
プレイフイールド・グラフイツク・シフトレジス
タ１２２に転送される。グラフイツク情報の各バ
イトは、データバス６０を経てそれが一時的に記
憶されるデイスプレイRAM１１４に最初送られ
る。グラフイツク情報は、直ちにデイスプレイ
RAM１１４から、マルチプレクサ１２０を経て
プレイフイールド・グラフイツク・シフトレジス
タ１２２に伝達される。 アドレス情報がデイスプレイRAM１１４に一
時的に記憶される場合、メモリ装置４２からのグ
ラフイツク情報の転送は、次の通りである。デイ
スプレイされるべきグラフイツクの列の第１水平
ライン中、メモリ走査カウンタ８４は、キヤラク
タ・ネーム・レジスタ１１０に転送されるべきア
ドレス情報のメモリ場所の順次アドレス信号を供
給する。このようなアドレス情報の各バイトは、
データバス６０を経て、この情報が一時的に記憶
されるデイスプレイRAM１１４に伝達される。
たつた今記憶されたバイトは、デイスプレイ
RAM１１４から読み出されてキヤラクタ・ネー
ム・レジスタ１１０に転送される。キヤラクタ・
ベース・レジスタ１１２とキヤラクタ・ネーム・
レジスタ１１０とラインカウンタ９６の内容によ
り形成されたアドレス信号は、アドレスバス６２
に供給されてメモリ装置４２からグラフイツク情
報をアクセスするのに用いられる。このようにア
クセスされたグラフイツク情報は、データバス６
０を経てマルチプレクサ１２０に伝達され、そこ
を経てさらにプレイフイールド・グラフイツク・
シフトレジスタ１２２に伝達される。グラフイツ
ク情報はこの第１ラインにすぐ続く水平ライン中
同様にして転送されるが、キヤラクタ・ネーム・
レジスタ１１０に伝達されるアドレス情報はデイ
スプレイRAM１１４から得られる。 このようにプレイフイールド・グラフイツク・
シフトレジスタ１２２に転送されたグラフイツク
情報は、レジスタ制御装置１２１により供給され
るクロツク信号に応じて、プレイフイールド・エ
ンコード論理装置１２４に伝達される。タイミン
グ装置５８から2CLK信号（約7.2MHz）を受信し
たレジスタ制御装置１２１は、DMA制御装置９
０の管理のもとで、この2CLK信号又はこの
2CLK信号の３つの２分割の１つ（すなわち、ほ
ぼ3.6MHzの2CLK／２すなわちCLK信号、又は
ほぼ1.8MHzのCLK／２信号、又はほぼ0.9MHzの
CLK／４信号）をプレイフイールド・グラフイ
ツク・シフトレジスタ１２２に伝達する。４つの
信号2CLK，CLK，／２，CLK／４の１つがプ
レイフイールド・グラフイツク・シフトレジスタ
１２２に伝達される場合、含まれているグラフイ
ツク情報は、そこからプレイフイールド・エンコ
ード論理装置１２４に、レジスタ制御装置１２１
によりプレイフイールド・グラフイツク・シフト
レジスタ１２２に供給される各クロツク・パルス
ごとに１ビツト又は２ビツトずつシフトされる。
これを以下に詳しく説明する。プレイフイール
ド・グラフイツク・シフトレジスタから、その内
容が、一度に１ビツト送られる場合、その情報は
信号ライン１２３ａを経てプレイフイールド・エ
ンコード論理装置１２４に送られる。この時、信
号ライン１２３ｂは論理ゼロに保持されている。
プレイフイールド・グラフイツク・シフトレジス
タから、その内容が、一度に２ビツト送られる場
合には、信号ライン１２３ａと１２３ｂの両方が
用いられる。 以下に述べるように、これらシフトオペレーシ
ヨンの一方か他方かの選択は、インストラクシヨ
ン・レジスタ８８が受信するインストラクシヨン
に応じてDMA制御装置９０により発生される管
理信号により行なわれる。信号ライン１２３ａと
１２３ｂの情報信号に応じて、プレイフイール
ド・エンコード論理装置は、４つの信号ライン
PF０，PF１，PF２，PF３の１つを選択し、ビ
デオ情報をオブジエクト・グラフイツク・ジエネ
レータ４４の可動オブジエクト・ジエネレータ４
４Ｂ（第４Ｂ図）に伝達する。以下に述べるよう
に選択された信号ラインPF０〜PF３とそこに現
われる情報は、デイスプレイ装置２２（第３図）
にデイスプレイされるプレイフイールド・オブジ
エクトに対応する８つの輝度値の１つと16のカラ
ー値の１つとを選択するのに用いられる。 第４Ｂ図は、プレイフイールド・オブジエク
ト・ジエネレータ４４Ａとともに第３図示のオブ
ジエクト・グラフイツク・ジエネレータ４４を構
成する可動オブジエクト・ジエネレータ４４Ｂを
示している。本実施例では、８つの可動オブジエ
クトを発生することができる。デイスプレイ装置
２２にデイスプレイされる時これら可動オブジエ
クトの相対水平位置及び水平位置は、プレーヤ・
コンソール１８又はキーボード及びコンソール・
スイツチ２４からのユーザにより発生される入力
信号に応じて変えることができる。８つの可動オ
ブジエクトの４つは、システム１０がゲーム・モ
ードにある場合、プレーヤ・オブジエクトであ
り、残りの４つの可動オブジエクトはミサイル・
オブジエクトで、プレーヤ・オブジエクトの各々
に１つのミサイル・オブジエクトが対応する。 各プレーヤ・オブジエクト用のグラフイツク情
報は、メモリ装置４２（第３図）に記憶されかつ
多くの順次オーダーされるバイトに含まれる。こ
こで、各バイトは、デイスプレイ装置２２の水平
ライン走査の少くとも各１つに対応する。同様
に、各ミサイル・オブジエクト用のグラフイツク
情報は、メモリ装置４２に記憶された多くの順次
オーダーされるバイトに記憶されるが、各バイト
は、各ミサイル・オブジエクト用のグラフイツク
情報の２つのビツトを含んでいる。可動オブジエ
クト・ジエネレータ４４Ｂは、各プレーヤ・オブ
ジエクトに対応するグラフイツク情報の順次オー
ダーされるバイトを、デイスプレイ装置２２のデ
イスプレイ・スクリーン（図示せず）に図示
（map）する。グラフイツク情報のこの図示
（mapping）は、垂直コラムとして表われる。同
様にして、ミサイル・オブジエクト・グラフイツ
ク情報が、デイスプレイされる。各垂直コラムが
デイスプレイ装置２２によりデイスプレイされる
べき水平位置は、プレーヤ・コンソール１８又は
キーボード及びコンソール・スイツチ２４により
与えられる情報信号に応じて、MPU４０によつ
て計算される。MPU４０は、各可動オブジエク
ト用の水平位置情報を可動オブジエクト・ジエネ
レータ４４Ｂに供給する。この水平位置情報は、
アクテイブ水平ライン時間中、正しい時刻に可動
オブジエクト・グラフイツク情報をデイスプレイ
装置２２に有効に伝達するのに用いられる。これ
は以下に詳細に述べられている。 第４Ｂ図には、可動オブジエクト・ジエネレー
タ４４Ｂが、複数の接続素子により、データバス
６０に接続されているのが示されている。データ
バス６０に接続されているのが示されている。デ
ータバス６０は、最初８つの可動オブジエクト位
置（バツフア）レジスタ１４０の各々に接続され
る。各レジスタ１４０は、そこにMPU４０から
転送され、デイスプレイ装置２２にデイスプレイ
されるべき対応オブジエクトの水平位置を表わす
情報を、一時的に記憶する。各位置レジスタ１４
０の内容は、８つの信号ライン１４４の対応する
ラインを経て、８つのデイジタル比較器１４２の
対応する比較器に伝達される。シンク（sync）・
ジエネレータ装置１４６により発生された水平カ
ウント信号も、信号ライン１４８を経て比較器１
４２に伝達される。 シンク・ジエネレータ装置１４６は、入力端子
１５０において、タイミング装置５８（第３図）
により与えられた2CLK信号を受信する。シン
ク・ジエネレータ装置１４６は直列に接続された
複数の通常のデイジタル・カウンタを含み、この
カウンタはタイミング装置５８により発生された
2CLK信号をカウントし、水平および垂直のシン
ク信号を作る。水平および垂直のシンク信号は、
結合されて複合シンクを作る。水平及び垂直のシ
ンク・カウンタは、結合論理回路から成る通常の
デコード回路に接続され可動オブジエクト・ジエ
ネレータ４４Ｂの種々の論理装置及び回路構成の
タイミングをとりかつ制御をするのに用いられる
予定の水平及び垂直（Ｈ−カウント及びＶ−カウ
ント）信号を発生する。 第４Ｂ図において、データバス６０は、８つの
通常の並列−直列グラフイツク・シフトレジスタ
１５２に接続されている。グラフイツク・シフト
レジスタ１５２の４つは、４つのプレーヤ・オブ
ジエクト・グラフイツク情報で、各々の大きさは
８ビツトである。残りの４つのグラフイツク・シ
フトレジスタ１５２は、２ビツトの大きさで、ミ
サイル・オブジエクト・グラフイツク情報用であ
る。これらグラフイツク・レジスタ１５２はデー
タバス６０から並列にグラフイツク情報を受け取
り、その情報を直列ビデオ信号に変換する。４つ
のプレーや・グラフイツク・シフトレジスタ１５
２の各々からのビデオ信号は、４つの信号ライン
１５４ａの各々に現われる。信号ライン１５４ａ
はプレーヤ・グラフイツク・シフトレジスタ１５
２の各々に対応し、同様に４つの信号ライン１５
４ｂの１つはミサイル・グラフイツク・シフトレ
ジスタ１５２の１つに対応する。 グラフイツク・レジスタ制御装置１５６は、８
つのグラフイツク・レジスタ１５２の選択された
１つに供給されるシフト・パルスを、信号ライン
１５８に発生する。シフト・パルスが受信される
と、シフトレジスタ１５２はその内容をその対応
ビデオ信号ライン１５４ａ又は１５４ｂに順次シ
フトする。 信号ライン１４８の水平カウント信号（デイス
プレイ装置２２を走査する電子ビームの水平位置
に対応する）が、位置レジスタ１４０のどれかの
水平位置情報に等しい場合、シフトレジスタ・コ
マンド信号が、適当な比較器１４２によりレジス
タ制御装置１５６に伝達される。次いで、レジス
タ制御装置１５６は、シフトパルスを対応するグ
ラフイツク・レジスタ１５２に供給し、選択され
たグラフイツク・レジスタは、その内容を信号ラ
イン１５４ａ（プレーヤ・グラフイツクの場合）
又は１５４ｂ（ミサイル・グラフイツクの場合）
の１つに順次供給する。 グラフイツク・レジスタ１５２に含まれている
グラフイツク情報は、ビデオ・データに変換され
て信号ライン１５４ａ−１５４ｂで衝突検出装置
１６４と優先エンコーダ１６６とに伝達される。
また衝突検出装置１６４と優先エンコーダ１６６
に、プレイフイールド・グラフイツクが、信号ラ
インPF０−PF３を経て供給される。８つのビデ
オ信号ライン１５４ａおよび１５４ｂと、４つの
プレイフイールド・グラフイツク・ビデオ信号ラ
インPF０−PF３とは、どれか２つのラインでの
ビデオ・データの同時発生を検出する衝突検出装
置１６４により、互いに比較される。このように
して可動オブジエクトのいずれか間の衝突や可動
オブジエクトとプレイフイールド・オブジエクト
のいずれか間の衝突が検出される。このような衝
突が検出された場合、衝突を表わす信号は、16個
の４−ビツト・バツフア・レジスタ１６５の１つ
に伝達される。このレジスタに、前記信号は、
MPU４０によつてアクセスされるまで、一時的
に記憶される。 可動オブジエクトの１つが、他の可動オブジエ
クト又はプレイフイールド・オブジエクトに重な
るような場合、優先エンコーダ１６６は、同時に
発生するオブジエクトのどちらが他のオブジエク
トの上に現われる（すなわち他のオブジエクトの
前にデイスプレイ装置２２に現われる）かを決定
する。このように可動オブジエクト（たとえば飛
行機）は、まるでそれらがプレイフイールド・オ
ブジエクト（たとえば雲）の背後に移動し、それ
らによつて消去されるが、他のものの前面に現わ
れるようになつている。この決定は、MPU４０
によりデータバス６０を経て優先レジスタ１６８
に送られる情報に応じて行なわれる。優先レジス
タ１６８は、他のレジスタ同様データバス６０に
接続されているが、以下に述べるように、レジス
タ選択装置２００により発生されたレジスタ選択
信号に応じて情報を受信する。 プレーヤ・オブジエクトとそれに対応するミサ
イル・オブジエクト間では、このような決定は必
要ない。すなわち、プレーヤ・オブジエクトとそ
れに対応するミサイル・オブジエクトは、通常互
いに間隔があけられているからである。逆に言つ
て、以下に詳細に記載するように、プレーヤ・オ
ブジエクトとそれに対応するミサイル・オブジエ
クトは、たとえそれらが重なつても区別する必要
がないので同じ色で同じ輝度特性を有している。
従つて、４つのプレーヤ・グラフイツク信号ライ
ン１５４ａの各々は、ORゲート１７０によりそ
れと対応するミサイル・グラフイツク・ライン１
５４ｂとOR結合されている。ゲート１７０によ
り行なわれる論理OR結合により、４つのライン
１７２を経て優先エンコード１６６に伝達され
る。 優先エンコード１６６は、そこに供給される８
つの入力ライン（すなわち、４つのプレイフイー
ルド・グラフイツク・ラインPF０−PF３と４つ
の可動オブジエクト・グラフイツク・ライン１７
２）をモニタし、ラインのどれにグラフイツク・
ビデオが現われるかにより、前記エンコード１６
６は、ライン１７２又はPF０−PF３の１つだけ
を選択して相互排他エンコーダ出力ライン１−８
を経て色−輝度選択装置１７８に伝達する。よつ
て優先エンコーダは、２つ又はそれ以上の同時発
生オブジエクト・ビデオのどれをデイスプレイす
べきかを決定する。グラフイツク情報が優先エン
コーダ１６６に供給されない場合、又はPF０信
号ラインのみがアクテイブな場合、エンコーダ出
力ライン１はアクテイブとなり色−輝度情報を選
択する。 色−輝度レジスタ選択装置１７８は８つの色−
輝度（バツフア）レジスタ１７６の１つを選択す
るように働く。各色−輝度レジスタ１７６は、
MPU４０によつてデータバス６０を経て送られ
てきた情報、すなわち、デイスプレイ装置２２に
デイスプレイされるオブジエクトの輝度（８つの
選択し得るレベルを与える３ビツト）及び色（16
の選択し得る色を与える４ビツト）を表わす情報
を含んでいる。 色−輝度レジスタ選択装置１７８により選択さ
れた色−輝度レジスタ１７６は、レジスタ選択装
置１７８によつて（周知の方法により）アナログ
電圧レベルに変換されるべき輝度を表わす３ビツ
ト部分を有している。この電圧レベル（輝度）
は、輝度ライン１８０を経てビデオ合計装置５２
に伝達され、最終的にはR.F.モジユレータ５４
（第３図）を経てデイスプレイ装置２２に送られ
る。 色を表わす選択されたレジスタ１７６の４ビツ
トの内容は、装置１７８により４つの信号ライン
１８４を経て遅延ラインタツプ選択装置１８２に
伝達される。タツプ選択装置１８２は、４−16デ
コーダである。信号ライン１８４に現われる情報
は、タツプ選択装置１８２の16の相互排他出力ラ
イン１８６の１つを選択する。 アナログ・デイレイ・ライン回路１９０は、タ
イミング装置５８（第３図）により発生された色
クロツク信号を、入力端子１９１で受信する。遅
延ライン回路１９０は、多くの周知アナログ遅延
装置を含み、入力端子１９１で受信した信号の相
対位相シフトを行なう。位相をシフトされた信号
は、遅延ライン回路１９０の16の出力ライン１９
２に現われる。各出力ラインは、色クロツクや他
の出力ラインに関して、予定量だけシフトされた
位相の信号を有している。これら出力ライン１９
２はANDゲート１９４に供給される。各出力ラ
イン１９２は、タツプ選択出力ライン１８６の対
応する１つとAND接続されており、よつて位相
シフトされた信号の１つを選択する。これらの
ANDゲート１９４はORゲート１９６に接続さ
れ、続いて、選択された信号をビデオ合計装置５
２に送る。色信号は、ライン１８０に現われる輝
度信号とシンク・ジエネレータ１４６によつて発
生された合成シンク信号と組み合わされて複合デ
イスプレイ信号を形成し、この信号はR.F.モジユ
レータ５４と端子ライン２０とを経てデイスプレ
イ装置２２に送られる。 MPU４０から可動オブジエクト・ジエネレー
タに送られる情報は、レジスタ選択装置２００に
よつて管理される。通常、選択されるべきレジス
タを示すアドレスは、アドレスバス６２からレジ
スタ選択装置２００へ接続され、そこでアドレス
がデコードされる。選択装置２００は、デコード
されたアドレスとMPU４０からの読出し−書込
み（Ｒ／Ｗ）信号とを結合して、データを、選択
されたレジスタへ書込み又はレジスタから読み出
す。たとえば、Ｒ／Ｗ信号の第１バイナリ・レベ
ルで指定される“書込み”コマンドの場合、デー
タバス６２のアドレスにより指定されたレジスタ
（たとえば水平位置レジスタ１４０の１つ）は、
レジスタ選択装置２００によつて、データバス６
０に存在する情報を、Ｒ／Ｗ信号がそのままであ
る間、受信しかつ記憶するようにされる。又、第
２バイナリレベルのＲ／Ｗ信号によつて指定され
る“読出し”コマンドの場合、選択されたレジス
タ（たとえば16個の衝突検出レジスタ１６５の１
つ）の内容は、データバス６０によりMPU４０
に送られる。 グラフイツク情報は、前述のようにMPU４０
によつて及びMPU４０とは無関係に、プレイフ
イールド・オブジエクト・ジエネレータにより各
グラフイツク・レジスタ１５２に転送される。一
般に、MPU４０とは無関係の場合は次のとおり
に行なわれる。水平帰線消去期間それぞれの中
に、プレイフイールド・ジエネレータがメモリ装
置４２からグラフイツク・レジスタ１５２に、グ
ラフイツク情報の転送を行なうために、５つの予
定の期間が設定されている。この期間のうちの４
つは、４つのプレーヤ・レジスタへグラフイツ
ク・データを転送するためのもので、残りの１つ
の期間では、４つの２−ビツト・ミサイル・グラ
フイツク・レジスタへ並列に１−バイト（８ビツ
ト）の転送が行なわれる。DMA制御装置９０
（第４Ａ図）は、シンク・ジエネレータ装置４６
からのデコードされた水平カウント情報に対し
て、HALT信号をMPU４０とDMAレジスタ選
択論理装置２０２とに供給する。HALT信号は、
メモリ装置４２のすぐ次のメモリ・サイクル時間
にプレイフイールド・オブジエクト・ジエネレー
タによるフエツチが行なわれることを、MPU４
０に知らせる。従つて、可動オブジエクト・ジエ
ネレータのDMAレジスタ選択論理装置２０２
は、HALTコマンドを水平カウンタ（Ｈ−カウ
ンタ）デコード信号と組み合わせて用い、前記の
予定の期間に対応するレジスタがデータバス６０
に現われる情報を受け入れることができるように
する。その後DMA制御装置９０は、可動オブジ
エクトDMAカウンタ８６の内容をアドレスバス
６２に供給し、かつ、メモリ装置４２に読出しコ
マンドを出すことにより、メモリ“フエツチ”ル
ーチンを開始する。それによりメモリ装置４２
は、アドレスバス６２に現われるアドレスにより
示されるメモリ場所の内容を、データバス６０に
送る。同時に、DMAレジスタ選択論理装置２０
２は、５つの選択ラインの１つに信号を発生し、
それをOR論理装置２０４を経て選択されたグラ
フイツク・レジスタ１５２に送り、選択されたグ
ラフイツク・レジスタはデータバス６０に現われ
る情報を受け入れて一時的に記憶する。 (3) オーデイオ・ジエネレータ 第５図は、本発明のオーデイオ・ジエネレータ
４６を示している。オーデイオ・ジエネレータ
は、たとえば、信号音のような多くの可聴音を発
生するために用いられる。このような音は、たと
えば銃声、爆発音、モータ、ゴング等の効果を出
す。オーデイオ・ジエネレータ４６は、多項式カ
ウンタ・セクシヨン２１０と、Ｎ分割（divide−
by−Ｎ）カウンタ・セクシヨン２１２と、オー
デイオ制御装置２１４ａ−２１４ｄと、データバ
ス６０を経てMPU４０により情報が供給される
８ビツト・データ・レジスタ２１６とを含んでい
る。データ・レジスタ２１６の内容はオーデイ
オ・ジエネレータ４６により発生されるべき特定
のオーデイオを選択するのに用いられる。 多項式カウンタ・セクシヨン２１０は３つの多
項式カウンタ２２０，２２２，２２４を含み、こ
れらは各々４，17，５段階多項式カウンタで、
各々ノイズジエネレータとして用いられる。各カ
ウンタは、タイミング装置５８（第３図）により
入力端子２２６へ供給されるCLK／２信号（約
1.8MHz）により駆動される。各カウンタ２２０，
２２２，２２４は、各々ゲート２２０ａ，２２２
ａ，２２４ａを含むフイードバツクループを有す
る。各カウンタは、本質的には、ゲート２２０ａ
−２２４ａに接続された２段階を伴つたシフトレ
ジスタである。好ましくはゲート２２０ａ−２２
４ａに接続されるべき前記段階は、カウンタが最
大数のカウント段階2^N−１を得るように選択され
る。ここでＮはカウンタ段階の数である。たとえ
ば４−段階カウンタ２２０は最終の２段階が用い
られるのに対して、５−段階カウンタ２２４は最
終と第３（すなわち中間）段階が用いられる。17
−段階カウンタ２２２では最終段階と最終段階か
ら第５番目（すなわち12番目）の段階がゲート２
２２ａに接続されている。さらに17−段階多項式
カウンタ２２２は、レジスタ２１６のビツトＤ７
がバイナリ１の時、カウンタ（シフトレジスタ）
２２２の内側段階の１つの入力へのゲート２２２
ａの接続により、フイードバツク・ループを短か
くするスイツチ２２２ｂを、そのフイードバツ
ク・ループに有している。各多項式カウンタの出
力は、各オーデイオ制御装置２１４ａ−２１４ｄ
に供給される。 Ｎ分割カウンタ・セクシヨン２１２は、本質的
に同一の４つのＮ分割カウンタ回路２２６ａ−２
２６ｄを含んでいる。各回路は、Ｎ分割カウンタ
２２８を有し、このカウンタ２２８の分割は、
MPU４０からの情報を受信するためデータバス
６０に接続された８−ビツト・データ・レジスタ
２３０により制御される。各データ・レジスタ２
３０は、それに対応するカウンタ２２８に接続さ
れて自己の内容を供給し、カウンタの最終周波数
出力を決定する。 各Ｎ分割カウンタ２２８を駆動するのに用いら
れるクロツク周波数は、選択スイツチ２３１ａ−
２３１ｄにより選択される。これらのスイツチ
は、レジスタ２１６の出力Ｄ３，Ｄ４，Ｄ５，Ｄ
６のバイナリ状態により制御される。たとえば回
路２２６ａのＮ分割カウンタ２２８は、（デー
タ・レジスタ２１６のＤ０とＤ３出力が論理ゼロ
の時）クロツク入力ライン２３２に供給されるク
ロツク−Ａ（CLK−Ａ）信号によつて駆動され得
る。また、入力端子２２６のCLK／２信号は、
レジスタ２１６のＤ３出力が論理１の時、カウン
タ回路２２８を駆動するため選択される。本実施
例では、CLK−Ａ信号は約64KHzで、一方クロツ
ク−Ｂ（CLK−Ｂ）信号は約15KHzである。CLK
−ＡとCLK−Ｂ信号とは、タイミング装置５８
（第３図）から供給される。 各Ｎ分割回路２２６ａ−２２６ｄの最終周波数
出力は、各々ライン２３６ａ−２３６ｄを経て図
示のように１つ又はそれ以上のオーデイオ制御装
置２１４ａ−２１４ｄに接続される。各オーデイ
オ制御装置２１４ａ−２１４ｄに供給される信号
は、選択的に混合され、オーデイオ信号ライン２
１８を経てR.F.モジユレータ５４（第３図）に送
られる。各オーデイオ制御装置の構造と機能は、
以下に詳細に記載されている。 オーデイオ・ジエネレータ４６は、アドレスバ
ス６２とＲ／Ｗ信号ラインの信号を入力として受
信するアドレス・デコード装置２３８を含んでい
る。アドレス・デコード装置２３８は、アドレス
をデコードし、レジスタ選択装置２００が行なう
のと同じようにデータバス６０からの情報の指定
されたレジスタへの転送を管理する。アドレス及
びＲ／Ｗ信号はアドレス・デコード装置２３８に
より用いられ、オーデイオ・ジエネレータのデー
タ・レジスタの１つ（たとえば８−ビツト・デー
タ・レジスタ２３０の１つ）を選択し、かつ、選
択されたレジスタは、データバス６０の情報を受
信しかつ記憶する。 第６図は、より詳細なオーデイオ制御装置２１
４ａを示している。各オーデイオ制御装置２１４
ａ−２１４ｄの構造は、本質的に等しいので、オ
ーデイオ制御装置２１４ａの説明は、他のオーデ
イオ制御装置にも適用できる。もつとも、オーデ
イオ制御装置２１４ｃと２１４ｄの回路構造は、
互いに等しいが、以下に指摘するように、オーデ
イオ制御装置２１４ａ，２１４ｂの構造とは少々
異なつている。 第６図のオーデイオ制御装置２１４ａは、出力
ライン２４０ａ−２４０ｈを有する８−ビツトデ
ータ・レジスタ２４０を含んであり、前記ライン
により前記レジスタの内容は種々の制御回路へ送
られる。多項式カウンタ２２０−２２４（第５
図）は、各々信号ライン２４２，２４４，２４６
により、オーデイオ制御装置２１４ａに接続され
ている。入力ライン２４２，２４４は、２路選択
スイツチ２４８に接続され、一方信号ライン２４
６は、Ｄ−タイプ・フリツプフロツプ２５０のデ
ータ(D)入力に接続されている。Ｎ分割回路２２６
ａ（第５図）からのローパス・クロツク周波数は、
信号ライン２３６ａを経て、フリツプフロツプ２
５０のクロツク(C)入力に供給される。フリツプフ
ロツプ２５０のＱ出力は、２路選択スイツチ２５
４を経てANDゲート２５２に送られる。信号ラ
イン２３６ａに現われるローパス・クロツク信号
を他の入力として有するゲート２５２は、Ｄ−タ
イプ・フリツプフロツプ２５６のクロツク(C)入力
に接続される。フリツプフロツプ２５６のデータ
(D)入力は、２路選択スイツチ２５８に接続されて
いる。 ハイパス・クロツクは、Ｎ分割回路２２６ｃか
ら信号ライン２３６ｃによりオーデイオ制御装置
２１４ａに送られ、フリツプフロツプ２６０のク
ロツク(C)入力に送られる。フリツプフロツプ２６
０のデータ(D)入力は、フリツプフロツプ２５６の
Ｑ出力に接続されている。フリツプフロツプ２６
０のＱ出力は、ゲート２６２，２６４を経てボリ
ユーム制御回路に接続されている。ここがオーデ
イオ制御装置２１４ａ，２１４ｂとオーデイオ制
御装置２１４ｃ，２１４ｄとの相違点である。特
にオーデイオ制御装置２１４ｃ，２１４ｄは、ハ
イパス・クロツク入力、フリツプフロツプ２６
０、ゲート２６２、又はスイツチ２６６を有して
いない。すなわち、フリツプフロツプ２５６の出
力（Ｑ）は、ゲート２６４に直接送られる。 ゲート２６４は、MOS型トランジスタ２６８
ａ−２６８ｄを駆動するANDゲート２６６ａ−
２６６ｄから成るボリユーム制御回路に、接続さ
れている。ボリユーム制御回路は、振幅を制御す
るのに選択的に用いられるゲートと抵抗Ｒ，２
Ｒ，４Ｒ，８Ｒの組合せを用いた有効なデイジタ
ル−アナログコンバータであつて、デイジタル入
力に応じてアナログ出力をANDゲート２６６ａ
−２６６ｄに供給する。選択は、信号ライン２４
０ａ−２４０ｄを経てANDゲート２６６ａ−２
６６ｄに伝えられるデータ・レジスタ２４０の当
該部分の内容に、依存して行なわれる。 カウンタ２２０，２２２，２２４のような多項
式カウンタの出力は、非常に広帯域な周波数スペ
クトルを有し、一般に“ホワイト”ノイズを供給
する。最初にオーデイオ制御装置２１４ａ−２１
４ｄは、ローパス・フイルタとして働き、オーデ
イオ・ライン２１８に供給される信号の周波数内
容を選択的に限定する。フリツプフロツプ２５
０，２５６に関連し信号ライン２３６ａに現われ
るローパス・クロツクは、入力ライン２４２，２
４４，２４６に現われる多項式カウンタ信号を、
“サンプル”するように働く。各フリツプフロツ
プ２５０，２５６の出力（Ｑ）は、サンプリング
速度（すなわちローパス・クロツク）より速く変
えることはできない。従つてフリツプフロツプに
よりゲート２６４に送られる周波数は、フリツプ
フロツプがクロツクされる速度により限定され
る。この速度はＮ分割回路２２６ａによつて決定
される。さらに、全オーデイオ制御装置は、この
ローパス・フイルタ機能を有し、オーデイオ制御
装置２１４ｂ−２１４ｄのサンプリング速度はＮ
分割カウンタ回路２２６ｂ−２２６ｄにより各々
供給される。 さらにオーデイオ制御回路２１４ａ，２１４ｂ
は、フリツプフロツプ２６０とゲート２６２とか
ら成るハイパス・フイルタを有している。フリツ
プフロツプ２５６のＱ出力は、信号ライン２３６
ｂに現われるハイパス・クロツク信号により決定
される速度で、フリツプフロツプ２６０によりサ
ンプルされる。さらに、フリツプフロツプ２５
６，２６０のＱ出力は、排他ORゲート２６２に
供給される。フリツプフロツプ２６０のデータ(D)
入力に供給される信号がクロツク(C)入力に供給さ
れる信号よりかなり速く変わる場合、ゲート２６
２は、データ入力（すなわちフリツプフロツプ２
５６のＱ出力）を選択スイツチ２６６に送る。し
かしながら、フリツプフロツプ２６０のクロツク
(C)入力に供給される信号が、そのデータ(D)入力
（すなわちフリツプフロツプ２５６のＱ出力）に
供給される信号より高い周波数の場合、フリツプ
フロツプ２６０のＱ出力は、そのデータ(D)入力に
続く傾向にあり、排他ORゲート２６２の両入力
はほとんど等しいので非常に少ない出力を出す。
フリツプフロツプ２６０の回路と排他ORゲート
２６２は、単一のハイパス・フイルタとして働
き、ノイズを通す。前記ノイズの最小周波数は、
信号ライン２３６ｂに現われるハイパス・クロツ
ク信号によりセツトされる。オーデイオ制御装置
２１４ａ，２１４ｂだけが、このようなハイパ
ス・フイルタを有している。 各オーデイオ制御装置２１４ａ−２１４ｄ（第
５図）により選択された信号は、４チヤンネル・
オーデイオ・ライン２１８に送られる。４チヤン
ネル・オーデイオ・ライン２１８は、選択された
信号をR.F.モジユレータ５４（第３図）に送る。
R.F.モジユレータ５４は、複合ビデオ信号とオー
デイオ信号を受信してラジオ周波数信号を形成
し、ビデオ情報とオーデイオ情報をデイスプレイ
装置２２に送る。前記信号がデイスプレイ装置２
２に送られると、オーデイオ信号は、周知方法で
ラジオ周波数から抽出されて通常のオーデイオ変
換装置（たとえばスピーカー図示せず）に送られ
る。オーデイオ信号は、オーデイオ変換装置（図
示せず）により音に変換される。 (4) 周辺インターフエース装置 第３図の周辺インターフエース装置５０は、
MPU４０が情報信号を受信する準備ができるま
で、プレーヤの制御装置及びキーボードとコンソ
ール・スイツチ２４により自己に送られる情報
を、サンプルしかつ一時的にホールドするように
働く。たとえばキーを押すことにより与えられる
情報は、情報が現在利用できる旨をMPU４０に
知らせるのに周辺インターフエース装置を必要と
する。従つて、周辺インターフエース装置５０
は、割込みバス６６を経てMPU４０に送られる
割込み信号を発生する。その後MPU４０は、割
込みルーチンを実行して割込みを行ない、かつ、
情報をホールドしている周辺インターフエース装
置５０の適当なバツフア・レジスタ（図示せず）
を読む。 周辺インターフエース装置５０は、シリアル
（Ｉ／Ｏ）バスを経て周辺装置１４，１５，１６
と周辺インターフエース装置５０間で情報を転送
するための論理回路をさらに含んでいる。 (5) メモリ装置 第７図は、メモリ装置４２の代表的な構成を示
している。アドレスは、アドレスバス６２により
メモリ装置に結合されている。インストラクシヨ
ン又はデータは、データバス６０を経てメモリ装
置へ又はそこから転送される。 メモリ装置４２は、リード・オンリー・メモリ
（ROM）及びランダム・アクセス・メモリ
（RAM）の両方を含むメモリ記憶セクシヨン２
８０を有している。一般的には、上記のROMと
RAM両タイプのメモリの一部分が、システムに
常駐している。ROMタイプ・メモリの常駐部分
は、ROM場所２８２に記憶されたオペレーテイ
ング・システム・インストラクシヨンを含んでい
る。これらオペレーテイング・システム・インス
トラクシヨンは、周辺インターフエース装置と、
これに設けられた周辺装置１４−１６、または、
キーボード若しくはコンソール・スイツチ２４と
の間でデータを処理するのに必要なインストラク
シヨンを含んでいる。この常駐ROMは、プログ
ラムROMカートリツジ３３（第２図）を補足
し、このカートリツジ３３は、全システムの特定
の使用目的のためのオペレーテイング・システ
ム・インストラクシヨンを含んでいる。同様に、
RAMセクシヨン２８４は、RAMモジユール３
６により補足される常駐部分を有し、前記モジユ
ール３６はメモリ装置４２のメモリ容量を拡げる
ために加えられている。 さらに、これまで述べてきた種々の回路には、
たとえば、キヤラクタ・ネーム及びベース・レジ
スタ１１０，１１２（第４Ａ図）、グラフイツ
ク・レジスタ１５２、衝突検出レジスタ１６５
（第４Ｂ図）及びオーデイオ・ジエネレータ４６
の８−ビツトデータ・レジスタ２１６，２３０，
２４０（第５及び６図）のような多くのデータ・
レジスタがある。MPU４０からは、これらレジ
スタは、あたかも特定の16−ビツト・アドレスに
より各々特定し得るメモリ装置４２の一部分のよ
うに見える。それらのレジスタのいくつかは
MPU４０からデータバス６０により情報を受信
でき、他はMPU４０により読出され得、いくつ
かはデータバスを経てMPU４０から情報を受信
しかつMPU４０へ情報を転送できる。従つて、
これらのレジスタは、メモリ装置４２の連続した
各メモリ場所のセクシヨン２８１として第７図に
示されている。セクシヨン２８１の各メモリ場所
は、特定のアドレスにより特定できる。このよう
にMPU４０は、メモリ装置４２のセクシヨン２
８０へのデータの書込み及びセクシヨンからのデ
ータの読出しと同様に、セクシヨン２８１のメモ
リ場所（すなわちレジスタ）への書込み（メモリ
場所へのデータの転送）又はメモリ場所からの読
出し（メモリ場所からのデータの転送）を行な
う。すなわちMPU４０によりアドレスバス６２
に送られたアドレスによつてメモリ場所をアドレ
スし、Ｒ／Ｗ信号ライン（第３図）により読出し
又は書込みコマンドを送る。 メモリ装置４２のセクシヨン２８０は、前述の
ようにROM及びRAM型メモリから成り、かつ、
連続したメモリ場所のブロツクすなわちグループ
に任意に分割されて関連したインストラクシヨ
ン、グラフイツク又は他の情報を順々に記憶す
る。たとえば、メモリ・ブロツク２８２から成る
メモリ場所は、オペレーテイング・プログラム・
インストラクシヨンを含む。これらの場所は、一
般的には、MPU４０によりアドレスされる。同
様に、メモリ・ブロツク２８４から成るメモリ場
所は、DMAデイスプレイ・インストラクシヨン
を記憶している。すなわち、これらのインストラ
クシヨンは、グラフイツク・ジエネレータ４４の
プレイフイールド・オブジエクト・ジエネレータ
ー・セクシヨンに用いられて、１フイールドのデ
イスプレイ・オブジエクト（すなわちキヤラクタ
等）を選択し、フオーマツトし、かつ、デイスプ
レイ装置２２に送る。同様に、実際のグラフイツ
ク情報、すなわち、プレイフイールド・オブジエ
クト・グラフイツク、可動オブジエクト・グラフ
イツク及びキヤラクタ・グラフイツクは、メモ
リ・ブロツク２８６，２８８，２９０を各々形成
している連続したメモリ場所へ記憶される。キヤ
ラクタ・ネームを表わすグラフイツクを得るた
め、キヤラクタ・グラフイツク・ブロツク２９０
のメモリ場所をアドレスするのにプレイフイール
ド・ジエネレータによつて用いられるキヤラク
タ・ネームのリストは、メモリ・ブロツク２９２
として表わされる連続したメモリ場所に記憶され
ている。これらのメモリ場所は、一般的には、
MPU４０によるのと同様にプレイフイールド・
オブジエクト・ジエネレータ（第４Ａ図）によつ
てアドレスされる。 メモリ装置４２の種々のRAMメモリ場所すな
わち種々のデータ・レジスタは、情報をメモリ装
置の特定の場所へ又はこの場所から転送するた
め、通常の方法で操作される。たとえば16ビツ
ト・アドレスがアドレスバス６２にゲートされ、
８ビツト・データ・ワードがデータバス６０に送
られ、かつＲ／Ｗ信号ラインが書込み状態に置か
れた場合、情報はメモリ装置４２に転送される。
同様に、読出し（すなわち“フエツチ”）オペレ
ーシヨンはほぼ同様に行なわれる。読出しが、オ
ブジエクト・グラフイツク・ジエネレータ４４
（すなわち、プレイフイールド・オブジエクト・
ジエネレータ）により行なわれるときは、この読
出しにHALT信号ラインの信号が先行して、
MPU４０により同時に読出しオペレーシヨンが
起らないようにする。 (6) シリアル（Ｉ／Ｏ）データバス 第３図に示す周辺装置１４−１６と周辺インタ
ーフエース装置５０は、シリアル（Ｉ／Ｏ）バス
７０により相互に接続されている。このバスは、
情報がこのバスにより各装置へ又は装置から転送
されるような可逆導通バスである。第８図にさら
に詳細に示すように、バス７０は、特定の目的の
ためのいくつかの信号ワイヤから成る。ワイヤ３
００と３０２は、周辺装置からの割込み信号を周
辺インターフエース装置５０を経てMPU４０へ
転送する。信号ワイヤ３０４は、テープ駆動モー
タ（図示せず）を作動するため、モータ制御信号
をカセツト周辺装置１６に送る。オーデイオ信号
ワイヤ３０６は、カセツト周辺装置１６からの電
子オーデイオ信号を周辺インターフエース装置５
０へ送る。 残りの信号ワイヤは、バス７０に接続された周
辺インターフエース装置５０と周辺装置１４−１
６間でデイジタル・データと状態情報を直列状態
で、MPU４０又は周辺装置のどれかにより選択
されたデータ速度（ボー）で送る。特に、信号ワ
イヤ３０８は、第１バイナリ状態のコマンド信号
を周辺装置１４，１５に送り、シリアル（Ｉ／
Ｏ）バス７０のコマンド・データ情報の存在を周
辺装置１４，１５に知らせる。信号ワイヤ３１０
は、周辺インターフエース装置５０と周辺装置１
４−１６間で、可逆データ・クロツク信号を送
る。信号ライン３１０により送られる可逆デー
タ・クロツク信号は、周辺装置１４−１６で生
じ、周辺インターフエース装置５０によつて送ら
れる。信号ワイヤ３１２は、周辺装置１４−１６
からの直列データを周辺インターフエース装置５
０に送る。信号３１６の直列データを周辺装置１
４−１６へ転送する際に用いるため、信号ライン
３１４は、データ・クロツク信号を周辺装置１４
−１６へ送る。最後に、READY信号を周辺装置
１４−１６へ送り、周辺インターフエース装置５
０が周辺装置１４−１５からの情報を受ける状態
にあることを示す。 Ｂ オブジエクト・グラフイツク・ジエネレータ 本発明を十分に理解するため、オブジエクト・
グラフイツク・ジエネレータ４４の動作のインス
トラクシヨン・セツトについて先ず説明する。各
インストラクシヨンはオペレーシヨン・コード、
いくつかのフラツグ・ビツト、及び２−バイト・
アドレス（あるインストラクシヨンからは省略さ
れている）から成り、これは、メモリの他の（デ
イスプレイ・インストラクシヨン又はグラフイツ
ク情報を更に含む）セクシヨンに、オブジエク
ト・グラフイツク・ジエネレータを直結するのに
用いられる。これらインストラクシヨンによりオ
ブジエクト・グラフイツク・ジエネレータ４４
は、MPU４０に実質的に何ら依存せずに、グラ
フイツク情報を生じる。デイスプレイ・インスト
ラクシヨンのオペレーシヨン、アドレス・モード
及びグラフイツク・ジエネレーシヨン・コード
は、互いに関連し、インストラクシヨンがデコー
ドされる時プレイフイールド・オブジエクト・ジ
エネレータのDMA制御装置９０の主信号を構成
する。 １ デイスプレイ・インストラクシヨン デイスプレイ・インストラクシヨンは、グラフ
イツク・ジエネレータ４４のみによつて、作用さ
れて実行される。これらは、マイクロプロセサ・
インストラクシヨンではない。これらのインスト
ラクシヨンで適切にプログラムされると、オブジ
エクト・グラフイツク・ジエネレータ４４は、デ
イスプレイ装置２２に表示のための所望のデイス
プレイ・フオーマツトを生じる。ライン、境界、
キヤラクタ等のプレイフイールド・オブジエクト
は、グラフイツク発生過程においてあつたとして
もほんの少しのMPU４０の介入で、デイスプレ
イ装置２２にデイスプレイされ得る。その結果、
MPU４０は、その通常のオブジエクト・グラフ
イツク発生の仕事から解放され他の処理オペレー
シヨンを行なえる。 インストラクシヨンは、１バイト又は３バイト
である。１バイト・インストラクシヨンは、プレ
イフイールド・オブジエクト・グラフイツク情報
がデイスプレイ装置２２によりデイスプレイされ
る方法、モードを決定するのに使用されるもの
で、代表的には、デイスプレイ・モード制御イン
ストラクシヨンである。３バイト・インストラク
シヨンは、代表的には、１バイトのインストラク
シヨンに、ジエネレータ４４が“ジヤンプ”する
他のリストのデイスプレイ・インストラクシヨン
の場所、又は、メモリ装置４２中のグラフイツク
情報の場所を、オブジエクト・ジエネレータ４４
に指定するアドレス情報の２バイトが続いたもの
である。特定のインストラクシヨンが、インスト
ラクシヨン・レジスタ８８へ送られ、DMA制御
装置９０（第４Ａ図）によりデコードされると、
出力信号が発生されて、メモリ装置４２の予定の
メモリ場所からビデオ合計器５２へのグラフイツ
ク情報の選択及び転送を制御する。その後この情
報は、R.F.モジユレータ５４によりデイスプレイ
装置２２へ送られる（第３図）。 インストラクシヨンは、表に示すように形成
されている。 表 プレイフイールド・オブジエクト・ジエネ
レータ・インストラクシヨン Ａ デイスプレイ・モード・インストラクシヨ
ン： これらインストラクシヨンは、グラフイツク情
報がメモリ装置４２から（すなわちキヤラクタ・
ネームを用いて間接的にアドレスすることにより
又は直接的にアドレスすることにより）得られて
プレイフイールド・オブジエクト・ジエネレータ
（第４Ａ図）へ送られ更にデイスプレイ装置２２
へ送られるが、その方法を決定するものである。
デイスプレイ・モード・インストラクシヨンは、
レジスタ制御装置１２１によりグラフイツク・シ
フトレジスタ１２２に供給されるクロツク信号を
選択し、それによりグラフイツク情報の水平ライ
ンがデイスプレイ装置２２の多数水平ラインとし
てデイスプレイされるか、又は、グラフイツク情
報がグラフイツク・レジスタ１２２からプレイフ
イールド・エンコード論理回路１２４へ１度に１
ビツト若しくは１度に２ビツト転送されるかす
る。インストラクシヨン番号１は、１又はそれ以
上の帰線消去水平ラインを発生する。インストラ
クシヨン番号２−９は、メモリ装置４２からデイ
スプレイ装置２２へグラフイツク情報を直接送る
ことにより、プレイフイールド・オブジエクトを
発生する。インストラクシヨン番号10−15は、間
接アドレス方法で、キヤラクタ・ネームのリスト
を用いて、キヤラクタの水平ブロツクを発生す
る。包含的なデータビツトＤ０−Ｄ３は、インス
トラクシヨンのオペレーシヨン・コードを形成し
ている。インストラクシヨンの何れかのビツト位
置の「Ｘ」は、そのビツトが問題にされていない
か又は他の用途を有するかを表わしている。 インストラクシヨンNo.１ データ・ビツト：D7 D6 D5 D4 D3 D2 D1 D0 Ｘ Ｎ Ｎ Ｎ ０ ０ ０ ０ 説明：このインストラクシヨンは、ブランク・
ビデオの１乃至８つの水平ラインを発生する。水
平ラインの数は、データ・ビツトＤ４−Ｄ６によ
り示される。（たとえば000は１水平帰線消去ライ
ンで、111は８つの水平帰線消去ラインである）。
各ラインの色と輝度は、色−輝度レジスタに含ま
れる情報により決定される。色−輝度レジスタ
は、プレイフイールド・オブジエクト・ジエネレ
ータ４４Ａ（第４Ａ図）から可動オブジエクト・
ジエネレータ４４Ｂ（第４Ｂ図）へ送られるライ
ンPF０の信号により、選択される。プレイフイ
ールド・エンコード論理回路１２４（第４Ａ図）
から優先エンコーダ１６６（第４Ｂ図）へは、グ
ラフイツク情報は送られない。この状態で、可動
オブジエクト・グラフイツクがない場合、優先エ
ンコーダ１６６は、その出力９をして、発生され
るべきライン数に対応してバツクグランド色−輝
度レジスタ（レジスタ１７６の１つ）を連続的に
選択する状態にする。 インストラクシヨンNo.２ データ・ビツト：D7 D6 D5 D4 D3 D2 D1 D0 Ｘ Ｘ Ｘ Ｘ １ １ １ １ 説明：グラフイツク情報は、メモリ装置４２
（第３図）からプレイフイールド・オブジエク
ト・ジエネレータのプレイフイールド・グラフイ
ツク・シフトレジスタ１２２（第４Ａ図）へ、水
平ラインのアクテイブ走査中に１度に１バイト転
送される。その後情報は、シフトレジスタから１
度に１ビツトずつシフトされ、信号ライン１２３
ａのビデオ・データとして現われ、プレイフイー
ルド・エンコード論理回路１２４から優先エンコ
ーダへPF０又はPF１信号ラインを経てデータビ
ツトの論理状態に従つて転送される。シフトレジ
スタへ送られるクロツク信号は、２−CLK（ほぼ
7.2MHz）である。 インストラクシヨンNo.３ データ・ビツト：D7 D6 D5 D4 D3 D2 D1 D0 Ｘ Ｘ Ｘ Ｘ １ １ １ ０ 説明：このインストラクシヨンは、グラフイツ
ク・シフトレジスタ１２２がレジスタ制御装置１
２１によりそこに供給されるCLKを有している
こと及びグラフイツク情報がレジスタ１２２から
１度に２ビツト転送されることを除いては、本質
的には前述のインストラクシヨンNo.１と同じであ
る。このようにプレイフイールド・エンコード論
理回路１２４の４つの出力ラインPF０−PF３の
どれかがアクテイブになる。 インストラクシヨンNo.４ データ・ビツト：D7 D6 D5 D4 D3 D2 D1 D0 Ｘ Ｘ Ｘ Ｘ １ １ ０ １ 説明：１つの水平ラインすべてのためのグラフ
イツク情報が、第１水平ラインの発生中にグラフ
イツク・シフトレジスタ１２２へ送られるよう
に、デイスプレイRAM１１４に記憶されている
ことを除けば、インストラクシヨンNo.４は、イン
ストラクシヨンNo.２とほぼ同じである（すなわ
ち、シフト・クロツク＝CLK；データはシフト
レジスタ１２２から１度に２ビツトシフトされ
る）。すぐ後に続く水平ラインは、デイスプレイ
RAMに記憶されたグラフイツクを用いて発生さ
れる。 インストラクシヨンNo.５ データ・ビツト：D7 D6 D5 D4 D3 D2 D1 D0 Ｘ Ｘ Ｘ Ｘ １ １ ０ ０ 説明：データを１度に１ビツト送ることを除け
ば、本質的にインストラクシヨンNo.２と同じであ
る。 インストラクシヨンNo.６ データ・ビツト：D7 D6 D5 D4 D3 D2 D1 D0 Ｘ Ｘ Ｘ Ｘ １ ０ １ １ 説明：シフト・クロツク＝CLK；データは、
１度に１ビツトシフトされ、２つの連続水平ライ
ンにデイスプレイされる。 インストラクシヨンNo.７ データ・ビツト：D7 D6 D5 D4 D3 D2 D1 D0 Ｘ Ｘ Ｘ Ｘ D1 ０ １ ０ 説明：シフト・クロツク＝CLK／２；データ
は、１度に２ビツトシフトされ、４つの連続ライ
ンにデイスプレイされる。 インストラクシヨンNo.８ データ・ビツト：D7 D6 D5 D4 D3 D2 D1 D0 Ｘ Ｘ Ｘ Ｘ １ ０ ０ １ 説明：シフト・クロツク＝CLK／２；データ
は、１度に１ビツトシフトされ、４つの連続水平
ラインにデイスプレイされる。 インストラクシヨンNo.９ データ・ビツト：D7 D6 D5 D4 D3 D2 D1 D0 Ｘ Ｘ Ｘ Ｘ １ ０ ０ ０ 説明：シフト・クロツク＝CLK／４；データ
は、１度に２ビツトシフトされ、８つの水平連続
ラインにデイスプレイされる。 インストラクシヨンNo.10 データ・ビツト：D7 D6 D5 D4 D3 D2 D1 D0 Ｘ Ｘ Ｘ Ｘ ０ １ １ １ 説明：これとこれに続くインストラクシヨンNo.
11乃至15により、インストラクシヨンNo.２−９と
同様に、メモリ装置４２からグラフイツク・ジエ
ネレータ４４に転送されるグラフイツク情報は変
換される。インストラクシヨンNo.10−15は、メモ
リ装置４２からグラフイツク情報を得るのに用い
られる手順においては、前のインストラクシヨン
とは異なる。本質的には、これとインストラクシ
ヨン10−15は、デイスプレイ装置２２にデイスプ
レイされるビデオの水平列（swath）を発生する
のに用いられる。各水平列は20又は40キヤラクタ
を含み、各キヤラクタ列（swath）は８，10又は
16の垂直ラインの高さである。さらに、これらイ
ンストラクシヨンは、（前述のインストラクシヨ
ンNo.２−９と同様に）グラフイツク・シフトレジ
スタ１２２（第４Ａ図）に対してクロツク速度を
指定し、かつ、情報がレジスタ１２２からエンコ
ード論理回路１２４へ１度に１ビツト又は２ビツ
ト送られるかどうかを指定する。インストラクシ
ヨンNo.10−15は、メモリ装置４２から以下に述べ
る可逆アドレス構成を経てグラフイツク情報をア
クセスする。インストラクシヨンNo.10により、(1)
グラフイツク・シフトレジスタ１２２にCLK信
号を送り、(2)レジスタ１２２から信号ライン１２
３ａを経て情報を一度に１ビツト送り、(3)水平列
（swath）当り20キヤラクタを発生し、(4)各列に
対して16の連続水平ラインをデイスプレイし、(5)
グラフイツク・デイスプレイの２つの連続水平ラ
インを同じにする。（たとえば、一対のラインの
うちの第２ラインは、第１ラインと同じグラフイ
ツクビデオを含む。） インストラクシヨンNo.11 データ・ビツト：D7 D6 D5 D4 D3 D2 D1 D0 Ｘ Ｘ Ｘ Ｘ ０ １ １ ０ 説明：このインストラクシヨンは、グラフイツ
ク情報のどの水平ラインも対になつていないこと
を除けば、インストラクシヨンNo.10と同じであ
る。このインストラクシヨンは、列（swath）当
り８つの連続水平ラインしか用いていない。 インストラクシヨンNo.12 データ・ビツト：D7 D6 D5 D4 D3 D2 D1 D0 Ｘ Ｘ Ｘ Ｘ ０ １ ０ １ 説明：シフト・クロツク＝CLK；グラフイツ
ク情報は、グラフイツク・レジスタ１２２から１
度に２ビツト送られる。各２つの連続水平ライン
は同じである。16の連続水平ラインがデイスプレ
イされる。 インストラクシヨンNo.13 データ・ビツト：D7 D6 D5 D4 D3 D2 D1 D0 Ｘ Ｘ Ｘ Ｘ ０ １ ０ ０ 説明：このインストラクシヨンは、グラフイツ
ク情報のどの水平ラインも重複になつていないこ
とを除けば、インストラクシヨンNo.12と同じであ
る。８つの連続水平ラインのみがデイスプレイさ
れる。 インストラクシヨンNo.14 データ・ビツト：D7 D6 D5 D4 D3 D2 D1 D0 Ｘ Ｘ Ｘ Ｘ ０ ０ １ １ 説明：シフト・クロツク＝2CLK；グラフイツ
ク情報は、１度に１ビツトシフトされる。10連続
水平ラインがデイスプレイされる。 インストラクシヨンNo.15 データ・ビツト：D7 D6 D5 D4 D3 D2 D1 D0 Ｘ Ｘ Ｘ Ｘ ０ ０ １ ０ 説明：シフト・クロツク＝2CLK；グラフイツ
ク情報は１度に１ビツトシフトされ、８連続水平
ラインがデイスプレイされる。 Ｂ ジヤンプインストラクシヨン インストラクシヨンNo.16 データ・ビツト：D7 D6 D5 D4 D3 D2 D1 D0 Ｘ Ｘ Ｘ Ｘ ０ ０ ０ １ 説明：これは３バイト・インストラクシヨンで
ある。オペレーシヨン・コードを含むバイトに
は、更に２バイトが続き、この２バイトは、グラ
フイツク・ジエネレータ４４により実行されるべ
き次の連続インストラクシヨンを含む（メモリ装
置４２の）メモリ場所のアドレスを構成する。
DMA制御装置９０（第４Ａ図）によりデコード
される時、制御及びタイミング信号がそこから出
て、そのインストラクシヨンに続く２つのバイト
はメモリ装置４２からデイスプレイ・リスト・カ
ウンタ８２に送られる。 Ｃ フラツグ・ビツト いずれのインストラクシヨンのデータ・ビツト
Ｄ７−Ｄ４も、オペレーシヨン・コード（デー
タ・ビツトＤ３−Ｄ０）により指定される動作に
加えて、インストラクシヨンのビツトＤ７−Ｄ４
の論理状態に従つてさらに別の動作をとることを
指示する。フラツグ・ビツトは、ブランク・イン
ストラクシヨン（インストラクシヨンNo.１）と、
ジヤンプ・インストラクシヨン（インストラクシ
ヨンNo.16）では、無視されている。 データ・ビツトＤ４＝１ 説明：デイスプレイの水平スクローリングを開
始する。 データ・ビツトＤ５＝１ 説明：デイスプレイの垂直スクローリングを開
始する。 データ・ビツトＤ６＝１ 説明：デイスプレイ・モード・インストラクシ
ヨンNo.２−15の１つが用いられる場合、このフラ
ツグ・ビツトは、３バイト・インストラクシヨン
としてのインストラクシヨンを表わし、かつ、イ
ンストラクシヨン・バイト（フラツグ・ビツトを
含む）に連続して続く２バイトがメモリ走査カウ
ンタ８４に送られることを表わす。ジヤンプ・イ
ンストラクシヨン（インストラクシヨンNo.16の
み）が用いられる場合、論理１（Ｄ６＝１）は、
ジヤンプが行なわれた後、メモリ装置４２からの
次のインストラクシヨンをインストラクシヨン・
レジスタ８８（第４Ａ図）へ送る前に、次の垂直
帰線消去期間の終了までオブジエクト・ジエネレ
ータ４４が待つことを表わす。 データ・ビツトＤ７＝１ 説明：グラフイツク・ジエネレータにより発生
される割込みをエネーブルにする。 ２ デイスプレイ・グラフイツク発生 インストラクシヨン・データ・ビツトのこの概
説に加えて、オブジエクト・グラフイツク・ジエ
ネレータ４４により種々のインストラクシヨンに
応じて発生されるグラフイツクについてより詳細
に説明する。 ａ プレイフイールド・オブジエクト発生 一般に、インストラクシヨン・セツトに応じ
て、かつ、その管理下で発生されるのは、プレイ
フイールド・オブジエクトだけである。インスト
ラクシヨンは、デイスプレイ装置２２に送られる
べきグラフイツク情報がメモリ装置４２のどこに
配置されるか、又、転送がどのような方法で行な
われるか、又情報がいかにデイスプレイされるか
を指令する。代表的には、プレイフイールド・オ
ブジエクト（たとえば、アルフアベツト、水平及
び垂直ライン等）は、２つの異なる方法の１つを
用いて発生される。以下にオブジエクト・グラフ
イツク発生のこれら２つの方法は“メモリマツ
プ”及び“キヤラクタ”デイスプレイ・モードと
して説明される。 本質的には、両デイスプレイ・モードは、メモ
リ装置４２に記憶されるグラフイツク情報を用い
る。両デイスプレイ・モードによりグラフイツク
情報は、メモリ装置からプレイフイールド・ジエ
ネレータ４４Ａに送られ、プレイフイールド・ジ
エネレータにおいてプレイフイールド・グラフイ
ツク・シフトレジスタ１２２（第４Ａ図）により
直列ビデオ情報に変換される。しかしながら、グ
ラフイツク情報がメモリ装置４２からアクセスさ
れる方法において技術が異つているので、別々に
説明する。 (i) メモリマツプ・デイスプレイ・モード グラフイツク情報は、たとえば、プレイフイー
ルド・グラフイツク・ブロツク２８６（第７図）
のような連続アドレス可能メモリ場所のブロツク
で、メモリ装置４２に記憶される。第４Ａ図にお
いて、プレイフイールド・オブジエクト・ジエネ
レータ・オペレーシヨンは、MPU４０（第３図）
がデイスプレイ・リスト・カウンタ８２に２−バ
イト（16−ビツト）アドレスを書込む時開始す
る。又MPU４０は、DMA制御レジスタ１０１
に８ビツト・データ・ワードを転送し、プレイフ
イールド・オブジエクト・ジエネレータ４４Ａは
エネーブルになり動作を開始する。 MPU４０によりデイスプレイ・リスト・カウ
ンタ８２へ送られるデータは、第１インストラク
シヨンを含む（メモリ装置４２の）メモリ場所の
アドレスである。一旦プレイフイールド・オブジ
エクト・ジエネレータがエネーブルされると、
HALT信号を発生するように制御及びタイミン
グ信号がDMA制御装置から出され、引きつづい
て、読出しオペレーシヨンが、デイスプレイ・リ
スト・カウンタ８２により出されたアドレスで指
定されたメモリ場所の内容を、データバス６０を
経てインストラクシヨン・レジスタ８８へ送る。
代表的には、この第１インストラクシヨンによ
り、多くの帰線消去水平ライン（すなわちインス
トラクシヨンNo.１）が発生される。各水平ライン
が発生されると、ラインカウンタ９６は、DMA
制御装置９０によりインクリメントされる。イン
ストラクシヨンにより発生が指定された最後の水
平ラインの終了において、インストラクシヨンの
データ・ビツトＤ６−Ｄ４とラインカウンタ９６
間の比較が比較回路９８により行なわれる。（デ
ータ・ビツトＤ６−Ｄ４は、DMA制御装置９０
からの信号の制御及び管理下で、マルチプレクサ
（MPX）９５を経て比較回路９８に送られる。）
比較回路９８はラスト・ライン信号を出力し、こ
の信号は信号ライン１００を経てDMA制御装置
９０へ送られる。最後に発生された水平ラインに
すぐ続く水平帰線消去期間中、DMA制御装置９
０は信号を発生し、この信号は、デイスプレイ・
リスト・カウンタ８２の内容を１つだけインクリ
メントし、メモリ装置４２をアドレスし、丁度完
了したブランク・インストラクシヨンに続く次の
順次インストラクシヨンを得る。 代表的には、プレイフイールド・オブジエク
ト・インストラクシヨンがデイスプレイされる場
合、次のインストラクシヨンは、論理１にセツト
されたフラツグ・ビツトＤ６を伴うインストラク
シヨンNo.２−６のうちの１つである。そのインス
トラクシヨンにより、２つのことが指定される。
DMA制御装置９０は、インストラクシヨンがイ
ンストラクシヨンレジスタ８８にいつ送られ、か
つ、制御装置９０によりいつデコードされるかを
認識し始める。(1)インストラクシヨンは、メモリ
装置４２中で今送られたインストラクシヨン・バ
イトのメモリ場所にすぐ続くメモリ場所に配置さ
れており、２つの付加バイトを伴つた３−バイ
ト・インストラクシヨンである。(2)これら２つの
バイトは、デイスプレイされるグラフイツク情報
を含み、多くの他のメモリ場所が連続して続くメ
モリ場所を示している。一旦インストラクシヨン
が３−バイト、メモリマツプ・モード・インスト
ラクシヨンに決定されると、デイスプレイ・リス
ト・カウンタ８２は適切にインクリメントされ、
そして、第１インストラクシヨンに続くデータの
２−バイトは、メモリ装置４２からデータバス６
０を経てメモリ走査カウンタ８４へ連続して転送
される。デイスプレイ・リスト・カウンタのイン
クリメントを含む、２バイトの転送はDMA制御
装置９０により発生された信号の制御と管理下で
行なわれ、またこの転送に先立つて、HALTコ
マンドが行なわれている。 メモリ走査カウンタ８４は、グラフイツク・デ
ータを含むバイトの一連のリストの第１のアドレ
スを含む。DMA制御装置９０は、メモリ走査カ
ウンタ８４の内容を（アドレスバス６２を経てメ
モリ装置４２に送られる）アドレスとして用い
て、メモリ読出しオペレーシヨンを開始する。そ
のようにアクセスされたインフオメーシヨンのバ
イトは、メモリ装置４２からデータバス６０を経
てデイスプレイRAM１１４に送られ、この
RAM１１４に当該バイトが記憶される。同時
に、DMA制御装置９０の制御下で、情報は、マ
ルチプレクサ１２０を経てプレイフイールド・グ
ラフイツク・シフトレジスタ１２２に送られる。
DMA制御装置９０からの制御信号に従つて、レ
ジスタ制御装置１２１は、シフトレジスタ１２２
へ送るため、４つのクロツク信号の１つ
（2CLK，CLK，CLK／２、又はCLK／４）を選
択する。 その後、グラフイツク情報のバイトは、プレイ
フイールド・グラフイツク・シフトレジスタ１２
２からクロツクアウトされ、かつ、信号ライン１
２３ａ又は両信号ライン１２３ａ，１２３ｂ（１
度に１又は２ビツトシフトされるべきかどうかに
依存する）を経てプレイフイールド・エンコード
論理回路１２４へ送られる。プレイフイールド・
エンコード論理回路１２４で、そこに供給される
ビツト又はバイトの状態に従つて、４つの出力ラ
インPF０，PF１，PF２又はPF３の１つが活性
化される。 オペレーシヨンは、次のように引き続き行なわ
れる。グラフイツク情報の一連に配列された複数
のバイトは、メモリ装置４２からプレイフイール
ド・ジエネレータ４４Ａに転送される。プレイフ
イールド・ジエネレータが各バイトを受取ると、
それはデイスプレイRAM１１４（各バイトが記
憶される）を経てシフトレジスタ１２２に配置さ
れ、そこで出力ラインPF０−PF３の１つに現わ
れるビデオ情報に変換される。このビデオ情報は
優先エンコーダ１４４（第４Ｂ図）に送られ、以
下に詳細に述べるように色−輝度レジスタ１７６
の１つを選択するのに用いられる。 実行されているインストラクシヨンが、メモリ
マツプ・グラフイツクの１つのラインだけを発生
するインストラクシヨン（たとえば、インストラ
クシヨンNo.２，３又は５）の場合、新しいインス
トラクシヨンは、完了した水平ラインに続く水平
帰線消去期間中インストラクシヨン・レジスタ８
８に送られなければならない。一方、実行されて
いるインストラクシヨンが、デイスプレイの２，
４又は８ラインを必要とする場合（たとえばイン
ストラクシヨンNo.４，６又は７−９）、デイスプ
レイRAM１１４に現在含まれているグラフイツ
ク情報が用いられる。この手順は第９図に示され
ている。 第４Ａ図及び第９図では、表のインストラク
シヨンNo.８が実行されていると仮定する。さらに
インストラクシヨンのフラツグ・ビツトＤ６が論
理１にセツトされていると仮定する。この論理１
は、インストラクシヨンが３バイト・インストラ
クシヨンで、２つの付加バイトに、用いられるグ
ラフイツク情報のアドレスが含まれていることを
示す。メモリ装置４２のセクシヨン４２′に配置
されているのは、多くの連続配列の１−バイト・
メモリ場所で、このメモリ場所はメモリ場所３５
０ａ−３５０ｅを含み、各メモリ場所はグラフイ
ツク情報を含む。インストラクシヨンがインスト
ラクシヨン・レジスタ８８に送られ、アドレスの
２−バイトがメモリ走査カウンタ８４に送られた
後、プレイフイールド・オブジエクト・ジエネレ
ータは、メモリ走査カウンタ８４により送られた
アドレス信号を用いて、メモリ装置４２の連続ア
クセスを開始する。メモリセクシヨン４２′のメ
モリ場所の内容は、１度に１バイト、デイスプレ
イRAM１１４に連続して送られ、かつ、そこに
一時記憶される。各バイトがデイスプレイRAM
１１４に送られると、バイトは、すぐ読出されマ
ルチプレクサ１２０を経てシフトレジスタ１２２
に送られる。シフトレジスタ１２２は、前述のよ
うに信号ライン１２３ａを経てプレイフイールド
論理回路１２４に情報を転送し、そこで第９図示
のコードを用いて出力ラインPF０又はPF１の１
つが選択される。 グラフイツク情報は、選択されたPF０又はPF
１ラインにより特定された色−輝度値として、デ
イスプレイ装置２２に現われる。一旦インストラ
クシヨンの第１すなわち最初の水平ライン３５４
が完了されると、ラインを発生するのに用いられ
たグラフイツク情報は、それらがメモリ装置４２
にあつた時と同様の配列で、デイスプレイRAM
１１４に記憶されたままとなる。次の３つのライ
ン３５６，３５８，３６０は、デイスプレイ
RAM１１４からグラフイツク情報を連続してア
クセスすることにより発生される。このように、
ライン３５６，３５８，３６０のアクテイブ走査
中、デイスプレイRAM１１４は、DMA制御装
置９０からの適当なタイミング及び制御信号に応
じて、RAMアクセス・カウンタ１１６によりア
ドレスされる。インストラクシヨンにより発生さ
れる最終水平ライン３６０の完了で、ラスト・ラ
イン信号が比較回路９８により発生され新しいイ
ンストラクシヨンのフエツチを開始する。 前述のように、インストラクシヨン（インスト
ラクシヨンNo.８）により、シフトレジスタ１２２
から信号ライン１２３ａを経てプレイフイール
ド・エンコード論理回路１２４へ、グラフイツク
の各バイトが１度に１ビツトだけ送られる。次
に、エンコード論理回路１２４は、信号ライン
PF０又はPF１を経て、グラフイツクを優先エン
コーダ１６６と衝突検出装置１６４（第４Ｂ図）
へ送る。PF０又はPF１のうち選択されるのは、
信号ライン１２３ａに現われる信号のバイナリ状
態に依存する。４つの出力信号ライン１７２に可
動オブジエクトを表わすグラフイツク情報がない
時点を仮定すると、信号ラインPF０又はPF１に
送られるプレイフイールドグラフイツク情報は、
色−輝度レジスタ選択装置１７８のいずれかを選
択するのに用いられ、使用される色及び輝度の値
を得る。 第１０図は、プレイフイールド・グラフイツク
信号ラインPF０−PF３に対する色−輝度レジス
タ１７６ａ−１７６ｄを伴つた、色−輝度選択装
置１７８の回路の１部を示している。第１０図は
信号ラインPF０−PF３に用いられる選択論理回
路のみを示しているが、可動オブジエクト・グラ
フイツクやそれらに対応する色−輝度レジスタ１
７６用に、同じような論理回路を用い得ることは
明らかである。 第１０図の選択装置１７８は、レジスタ１７６
ａ−１７６ｄの１つに含まれる色情報の４ビツト
を選択するのに用いられるANDゲート３７２ａ
−３７２ｄを含んでいる。同様に、各ANDゲー
ト３７４ａ−３７４ｄは、それぞれへ色−輝度レ
ジスタ１７６ａ−１７６ｄから送られる輝度情報
の３ビツトを有している。簡単のために、第１０
図に示されるANDゲート及びORゲートは、個々
のゲートとして表わされている。しかしながら、
当業者には明らかなように、前記個々のゲートは
並列構成の多重ゲートでもよい。たとえばAND
ゲート３７２ａが単一２−入力ANDゲートとし
て表わされているが、ANDゲート３７２ａは４
並列２−入力ANDゲートでもある。これはAND
ゲート３７２ｂ−３７２ｄにおいても同様であ
る。同様に、各ANDゲート３７４ａ−３７４ｄ
は３並列２入力ANDゲートである。各ORゲート
３７５ａ−３７５ｂは同様に簡単化されている。
しかしながら、ORゲート３７５ａ，３７５ｂ
は、ANDゲート３７２ａ−３７２ｄと３７４ａ
−３７４ｄによつて表わされるような同様のエネ
ーブリング回路を経て、プレイヤー・ミサイル色
−輝度レジスタ１７６ａ−１７６ｈ（第１４図）
からの情報を受ける。従つて、ORゲート３７５
ａは４並列８−入力ORゲートで、一方ORゲー
ト３７６ｂは３並列８−入力ORゲートである。 ANDゲート３７２ａ−３７２ｄは、色−輝度
レジスタの１つの４ビツト色情報をORゲート３
７５ａに選択的に送り、その後４信号ライン１８
４の色情報を遅延ラインタツプ選択回路１８２に
送る。同様に、ANDゲート３７４ａ−３７４ｄ
は、レジスタ１７６ａ−１７６ｄの１つの輝度値
を示す３ビツト内容をORゲート３７５ｂに選択
的に送り、そこから３−ビツト・デイジタル−ア
ナログ変換器（DAC）３７６に送る。DAC３７
６は３ビツト情報を電圧レベルに変換し、信号ラ
イン１８０を経てビデオ合計器５２に送る。 優先エンコーダ出力ライン１−８の１つだけが
いつでもアクテイブである。優先エンコーダ出力
ライン１−８の何れがアクテイブかは、受けとる
情報に依存する。たとえば、プレイフイールド・
グラフイツク信号ラインPF０−PF１のいずれか
の情報により、優先エンコーダ出力１−４の１つ
がアクテイブになる。次に、アクテイブな優先エ
ンコーダ出力は、ANDゲート３７２ａ−３７２
ｄを経て、どの色−輝度レジスタ１７６ａ−１７
６ｄの４−ビツト部分（色情報を含む）が４信号
ライン１８４で遅延ラインタツプ選択回路１８２
に送られるかを選択する。同様に、色−輝度レジ
スタ１７６の１つの３−ビツト部分（輝度情報を
含む）は、DAC３７６に送られ、信号ライン１
８０に供給される輝度を表わす電圧レベルに変換
される。 プレイフイールド・グラフイツク・ラインは、
各々優先エンコーダ出力ライン１−４に対応す
る。このように、第４Ａ図、第４Ｂ図、第９図、
第１０図において、グラフイツク情報が、グラフ
イツク・シフトレジスタ１２２から１度に１ビツ
ト送られる場合、プレイフイールド・グラフイツ
ク・ラインPF０又はPF１の１つが、アクテイブ
になる。次に（再び、可動グラフイツク情報がな
いと仮定する）、信号ラインPF０又はPF１に
各々対応する優先エンコーダ１６６の出力ライン
１−２は、ANDゲート３７２ａ，３７４ａ又は
３７２ｂ，３７４ｂをエネーブルして対応レジス
タ１７６ａ又は１７６ｂの内容を選択する。この
ように第９図の４デイスプレイ・ライン部分２
２′に関して、グラフイツク情報が論理ゼロの場
合、PF０として示される色及び輝度は、PF０レ
ジスタ１７６ａの内容により指令される。同様
に、論理１は第９図のPF１′に示すようなオブジ
エクトをデイスプレイし、このオブジエクトは
PF１レジスタ１７６ｂの内容により指定される
色−輝度を有する。 インストラクシヨン（No.８）（とインストラク
シヨンNo.２，５，６）は、一度に１ビツト、デイ
スプレイ装置２２に、メモリ装置４２のセクシヨ
ンを送りすなわちマツプする。ここで各ビツト
は、デイスプレイされるべき色及び輝度特徴を含
む２つの対応するレジスタの１つを示している。
しかしながら表の他のインストラクシヨン（た
とえばインストラクシヨンNo.３，４，７，９）
も、このメモリ・マツプ・モードでプレイフイー
ルド・グラフイツクを発生する。もつとも、この
表に示すように、情報の各バイトは、一度に２ビ
ツト、プレイフイールド・エンコード論理回路１
２４に送られる。この内容は第１１図に示されて
いる。３つのバイト３７７ａ−３７７ｃは、これ
らがメモリ装置（第３図）からシフト・レジスタ
１２２（第４Ａ図）へ連続して送られるように示
されている。すなわちバイト３７７ａが最初に送
られ、続いてバイト３７７ｂ、その後にバイト３
７７ｃが送られる。プレイフイールド・オブジエ
クト・ジエネレータ４４Ａが、現在表のインス
トラクシヨンNo.３，４，７又は９のうち１つの制
御下にある場合、各バイトは、グラフイツク・シ
フトレジスタ１２２から一度に２ビツト、データ
３７８ａ−３７８ｃの圧縮した２×４ブロツクと
して、プレイフイールド・エンコード論理回路へ
送られる。送られた個々のビツトの論理状態に依
り、出力ライン１２３ａ，１２３ｂに表われる論
理信号は、いつでも４つの可能な状態の１つにな
ることができる。第１１図に示すように、これら
の状態は、コード化され、プレイフイールド・エ
ンコード論理回路１２４の４つの出力ラインPF
０−PF３の１つを選択するのに用いられる。 次に、プレイフイールド・エンコード論理回路
１２４（第４図）に送られるグラフイツク情報の
各２−ビツト・セグメントは、そこ１２４から優
先エンコーダ１６６と色−輝度レジスタ選択装置
１７８（第４Ｂ及び１０図）とに送られる。後者
で情報は、色−輝度レジスタ１７６の１つ（レジ
スタ１７６ａ−１７６ｄの１つ）の内容を、信号
ライン１８４とDAC３７６へ送るのに用いられ
る。ここで注目すべきことは、第９及び１１図に
示された両例において、論理ゼロは、１又は２ビ
ツトのいずれにしろ、PF0レジスタ１７６ａを選
択するということである。インストラクシヨンNo.
１が実行されている時のように、水平ラインのア
クテイブ走査中、優先エンコーダに可動又はプレ
イフイールド・オブジエクト・グラフイツク情報
が送られない場合には、レジスタ１７６ａの内容
により指定される色−輝度特性がデイスプレイさ
れる。 本実施例では、デイスプレイ装置２２によりビ
デオの特定の水平ラインの構成に用いられる連続
基本ビーム位置の数は、CLK信号の１期間に対
応する160に選択されている。しかしながら、い
くつかの画素はこの数字の倍数又は約数（たとえ
ば、320，80又は40）から成り、この目的のため
に、以下に述べるように複数の倍数クロツク速度
が使用できる。 情報は、プレイフイールド・グラフイツク・シ
フトレジスタ１２２から、一度に１ビツト又は２
ビツト、４つの可能速度の１つで、オブジエク
ト・ジエネレータ４４により実行されるインスト
ラクシヨンに従つて送られる。使用できる速度
は、2CLK，CLK，CLK／２及びCLK／４であ
り、そのうちCLKは、タイミング装置５８によ
り発生され、各ビーム位置指定に関するタイミン
グ信号である。 このように、どのアクテイブ水平ラインも、色
−輝度プレイフイールド情報の320，160，80又は
40インクリメントをデイスプレイする。たとえ
ば、2CLK周波数（約7.2MHz）でのシフトレジス
タ１２２からのデータ転送を指定するインストラ
クシヨンNo.２は、デイスプレイ装置２２に示され
る各アクテイブ水平ライン中に、320色−輝度イ
ンクリメントを生じさせる。一方、インストラク
シヨンNo.３−６により、シフトレジスタ１２２
は、CLK（ほぼ3.6MHz）周波数でデータを転送
し、情報の160インクリメントまでをデイスプレ
イする。インストラクシヨンNo.７とNo.８は、
CLK／２のデータ転送速度を用いて、水平（ア
クテイブ）ライン当り色−輝度情報の（最大）80
インクリメントをデイスプレイする。一方、
CLK／４を指定するインストラクシヨンNo.９は、
色−輝度情報の40インクリメントまでをデイスプ
レイ装置２２に送りデイスプレイする。グラフイ
ツク情報がグラフイツク・シフトレジスタ１２２
から転送される速度と、水平ラインにおいて使用
できる色−輝度インクリメントの最大数との間の
相互関係を考察する他の方法は、デイスプレイ解
像度によるものである。そうすると、インストラ
クシヨンNo.２は、走査されるライン当り320イン
クリメントの水平解像度を指定する。インストラ
クシヨンNo.３−６は、ライン当り160インクリメ
ントの解像度を指定する。インストラクシヨンNo.
７とNo.８は、ライン当り80インクリメントの解像
度を指定する。インストラクシヨンNo.９は、ライ
ン当り40インクリメントの解像度を指定する。 各インストラクシヨンに対して発生されるライ
ン数は、インストラクシヨン・オペレーシヨン・
コードすることにより決定される。従つて、各イ
ンストラクシヨンのオペレーシヨン・コードは
ROM９４に供給され、水平デイスプレイ・ライ
ンの数をインストラクシヨンについて指定するデ
イジタル情報の４ビツトを含むROMのメモリ場
所をアドレスする。ROM９４のアドレスされた
メモリ場所の内容は、比較回路９８に送られる。
各ラインが発生された後更新されるラインカウン
タ９６は、発生されたラインの数を計数し、その
計数を比較回路に送る。一致が得られた時、ラス
ト・ライン信号が比較回路９８により発生され、
これが、現在のインストラクシヨンの実行が完了
したこと、及び、新しいインストラクシヨンが、
デイスプレイ・オペレーシヨンを継続するのに得
られなければならないことを示す。ラスト・ライ
ン信号は、信号ライン１００を経てDMA制御装
置９０へ送られ、それによつてデイスプレイ・リ
スト・カウンタ８２の内容を１つだけインクリメ
ントする。その後DMA制御装置は、メモリ装置
４２からインストラクシヨン・レジスタ８８（第
４Ａ図）への次に続くインストラクシヨンの転送
を管理する。そのインストラクシヨンはデコード
され、タイミング及び制御信号はインストラクシ
ヨンによつて指定されるようにDMA制御装置９
０により発生され、プレイフイールド・グラフイ
ツク発生を継続する。 表のインストラクシヨンNo.２−９の１つを用
いるメモリ・マツプモードは、次の方法の１つ又
はそれ以上を用いることにより、デイスプレイ装
置２２に表われるプレイフイールド・オブジエク
トの発生を指示することができる。 ａ グラフイツクは、インストラクシヨン（イン
ストラクシヨンNo.２，３，５）当り１水平ライ
ン、インストラクシヨン（インストラクシヨン
No.４，６）当り２ライン、インストラクシヨン
（インストラクシヨンNo.７，８）当り４ライン、
又は、インストラクシヨン（インストラクシヨ
ンNo.９）当り８ライン、メモリ装置４２からデ
イスプレイ装置２２へ写像（map）される。多
重ライン発生において、後続ラインは、第１水
平ラインの複写である。グラフイツク情報は、
第１ライン中デイスプレイRAM１１４に記憶
されかつ後続ラインのためにRAMから引き続
き出される。 ｂ メモリ装置４２からのグラフイツク情報は、
一度に２ビツト、ビデオ情報に変換される。前
者の場合には、デイスプレイするため、２つの
可能な色−輝度特性の１つ（インストラクシヨ
ンNo.２，５，６，８）を選択するのに用いられ
る。後者の場合には、４つの可能な色−輝度特
性の１つ（インストラクシヨンNo.３，４，７，
９）を選択するのに用いられる。 ｃ インストラクシヨンに従つて発生される各ラ
インの水平解像度は、ライン（インストラクシ
ヨンNo.１）当り320エレメント、ライン（イン
ストラクシヨンNo.２−６）当り160エレメント、
ライン（インストラクシヨンNo.７及び８）当り
80エレメント、又は、ライン（インストラクシ
ヨンNo.９）当り40エレメントとなる。 すべてのプレイフイールドは、メモリマツプ・
モード・インストラクシヨンを用いてこれを発生
することができる。しかしながら、アルフアニユ
メリツクのようなプレイフイールド・オブジエク
トにおいては、メモリ装置４２においてメモリ場
所のアドレス可能なブロツクに、グラフイツク情
報を記憶することが好ましい。ここで、各ブロツ
クは、デイスプレイされるべき予定のキヤラクタ
を示すグラフイツク情報を含む。このモードは
“キヤラクタ・ネーム”モードとして表わされ以
下に述べられている。 (ii) キヤラクタ・ネーム・モード プレイフイールド・グラフイツク情報は、オペ
レーシヨン・モードに関係なく前述の方法でプレ
イフイールド・オブジエクト・ジエネレータ４４
Ａからデイスプレイ装置２２へ送られる。しかし
ながら、キヤラクタ・ネーム・モードにおいて、
グラフイツク情報をメモリ装置４２からアクセス
する方法は、前述のメモリマツプ・モードにおい
て用いられる方法とはいくぶん異つている。さら
に、キヤラクタ・ネーム・モードで用いられる各
インストラクシヨン（たとえば、インストラクシ
ヨンNo.10−15の１つ）により、デイスプレイ装置
２２上に１つの完全な水平行（row）アルフアニ
ユメリツク・キヤラクタ情報をデイスプレイする
ことができる。デイスプレイされる水平行の各々
は、少くとも８つの水平走査ラインから成る。 第１２図は、このモードでのオブジエクト・ジ
エネレータ４４の動作の図表である。説明上、キ
ヤラクタ・インストラクシヨン３８０（インスト
ラクシヨンNo.10−15の１つ）が、メモリ装置４２
（たとえば、メモリ場所２８４（第７図））に記憶
されたインストラクシヨンのリストの次に続くイ
ンストラクシヨンで、アクテイブ水平走査がデイ
スプレイ装置２２で丁度完了したと仮定する。ラ
スト・ライン信号は、前述のように発生され、
DMA制御装置９０（第４Ａ図）に送られる。
DMA制御装置９０の管理と制御下で、水平ライ
ンカウンタ９６はクリアされ、そしてインストラ
クシヨン３８０は、フエツチされ、インストラク
シヨン・レジスタ８８に記憶され、かつ、デコー
ドされて３−バイト・インストラクシヨン（たと
えば、フラツグ・ビツトＤ６は論理１にセツトさ
れている。表参照）を得る。３バイト・インス
トラクシヨンが得られるのは、このインストラク
シヨンがインストラクシヨン・リスト内で第１の
タイプ（たとえば、キヤラクタ・モード）のとき
で、それは以下の理由から明らかになろう。 DMA制御装置９０の管理下で、かつ、デイス
プレイ・リスト・カウンタ８２の内容を用いてメ
モリ装置４２をアドレスし、インストラクシヨ
ン・バイトにすぐ続いている２バイト３８０ａ，
３８０ｂは、16−ビツト・メモリ走査カウンタ８
４に送られる。２つのバイト３８０ａと３８０ｂ
は、メモリ場所２９２（第７図）のブロツクのア
ドレスを含む。ブロツク２９２の、たとえばCN
−Ａとして示されているメモリ場所は、キヤラク
タ・ネームと称されるデータ・ワードを含み、こ
のデータ・ワードは、メモリ装置４２からバイト
３８２の連続して配列されたブロツクをフエツチ
するため、プレイフイールド・オブジエクト・ジ
エネレータ４４Ａにより用いられる。バイト３８
２は、デイスプレイ装置２２に送られるグラフイ
ツク情報を含む。 次の水平ライン用のアクテイブ走査が開始する
と、メモリ・ブロツク２９２をアドレスするため
メモリ走査カウンタ８４の内容を用いて、メモリ
のバイトCN−Ａは、DMA制御装置９０の管理
下で、それが記憶されるデイスプレイRAM１１
４とキヤラクタ・ネーム・レジスタ１１０へ送ら
れる。このインストラクシヨンの開始前に、
MPU４０は、情報をキヤラクタ・ベース・レジ
スタ１１２へ送る。今、ラインカウンタ９６、キ
ヤラクタ・ネーム・レジスタ１１０、キヤラク
タ・ベース・レジスタ１１２の組合わされた内容
を用いて、第１バイト３８２ａは、メモリ装置４
２からグラフイツク・シフトレジスタ１２２に送
られ、かつ、そこから信号ライン１２３ａでプレ
イフイールド・エンコード論理回路１２４へ送ら
れる。 キヤラクタ・ベース・レジスタ１１２はベー
ス・アドレスを含み、このベース・アドレスは、
メモリ装置４２のセクシヨンであつて、グラフイ
ツク情報のほぼ128個の（８バイト・ブロツク３
８２のような）８，10又は16−バイト・ブロツク
２９０（第７図）を含むセクシヨンを、配置する
のに用いられる。代表的にはアスキ（ASCII）フ
オーマツトにおいて、キヤラクタ・ネーム・レジ
スタ１１０は、特定のキヤラクタを表わす128個
のブロツク２９０の１つのアドレスを含む。最後
に、ラインカウンタ９６は、指定されたブロツク
のアドレスを完成させ、又たとえばブロツク３８
２のバイト３８２ａ−３８２ｈのような各ブロツ
クの８つのバイトの１つを指定するのに用いられ
る。 インストラクシヨンの第１水平ラインのアクテ
イブ走査中、メモリ走査カウンタ８４は連続して
インクリメントされ、キヤラクタ・ネームは、メ
モリ装置４２から、記憶のためにデイスプレイ
RAM１１４と、キヤラクタ・ネーム・レジスタ
１１０とへ送られ、かつ、レジスタ１１０，１１
２とラインカウンタ９６の内容により指定される
メモリ場所の１バイトのグラフイツク情報は、グ
ラフイツク・レジスタ１２２へ送られる。第１走
査ラインの完了で、ラインカウンタ９６はインク
リメントされる。インストラクシヨンにより要求
される残りのデイスプレイ・ラインの発生に用い
られるキヤラクタ・ネームはデイスプレイRAM
１１４に今連続して記憶される。このように（イ
ンストラクシヨンの）残りの水平ライン走査中、
キヤラクタ・グラフイツク情報は、単にデイスプ
レイRAM１１４の内容をアクセスすることによ
り得られ、キヤラクタ・ネーム・レジスタ１１０
を更新する。グラフイツク情報は、第１ラインと
同様にして転送される。各水平ラインの終りで、
ラインカウンタ９６は、インクリメントされる。 前記表のインストラクシヨンNo.10を実行する
と仮定すると、８つの連続水平デイスプレイ・ラ
インから構成され、20キヤラクタから成る水平列
３８６が、デイスプレイ装置２２にデイスプレイ
される。このインストラクシヨンの完了で、次に
続くインストラクシヨン３８１は、インストラク
シヨン・レジスタへ送られ、これは表のインス
トラクシヨンの１つでよく、たとえば、他のキヤ
ラクタ・モード・インストラクシヨンNo.10でもよ
い。インストラクシヨンのフラツグ・ビツトが論
理ゼロ（１−バイト・インストラクシヨンを示
す）にセツトされていると、キヤラクタ・ネーム
２９２のリストは、最終インストラクシヨン３８
０がなくなつた点から継続する。他方、インスト
ラクシヨン３８１がメモリ装置４２のどこか他の
場所に記憶された、配列されたキヤラクタ・ネー
ムのリストを示す場合は、インストラクシヨンの
フラツグ・ビツトＤ６は論理１にセツトされる。
これは、インストラクシヨン３８１にすぐ続き、
メモリ走査カウンタ８４へ送られる２バイトの存
在を示す。 本発明のもう１つの特徴に注意されたい。すな
わち、同じアドレス及びグラフイツク情報が、１
つ以上のインストラクシヨンにより操作され得る
点であつて、このときデイスプレイされるのは同
じグラフイツク情報だが、デイスプレイ装置２２
上の寸法が異なつている。たとえば、キヤラクタ
の水平列（swath）３８６が、インストラクシヨ
ンNo.11の実行により発生される場合、列
（swath）３８６の垂直寸法は引き伸ばされ得る
ので、同じ情報はデイスプレイ装置２２に水平列
３８８として表わされる。グラフイツク情報の各
バイトは、１度だけデイスプレイされる。これ
は、１行おきの水平ラインごとに、ラインカウン
タ９６を単にインクリメントすることにより簡単
に行なわれる。 オブジエクト・グラフイツク・ジエネレータ４
４（第３図）は、デイスプレイ・リスト・カウン
タ８２（第４Ａ図）から出力のアドレス信号によ
り示されたメモリ場所に記憶のデイスプレイ・イ
ンストラクシヨンのリストを、メモリ装置４２か
ら連続的にアクセスする。オブジエクト・グラフ
イツクのデイスプレイ・フイールドの終りが、通
常底部水平ライン走査に又はこの近くに到達する
と、デイスプレイ・リスト・カウンタ８２は、オ
ブジエクト・グラフイツクの次のデイスプレイ・
フイールドの発生を開始するため、リストの第１
デイスプレイ・インストラクシヨンに戻されなけ
ればならない。従つて、この目的のために、ジヤ
ンプ・インストラクシヨン（インストラクシヨン
No.16）が用いられる。オブジエクト・グラフイツ
ク・ジエネレータ４４の直接動作用のデイスプレ
イ・インストラクシヨンのリストは、すべて、そ
の最終インストラクシヨンが３−バイト・ジヤン
プ・インストラクシヨンである。最後の２−バイ
トは、このリストの第１デイスプレイ・インスト
ラクシヨンのアドレスを含む。ジヤンプ・インス
トラクシヨンの実行中、２バイトのアドレスは、
メモリ装置４２からデイスプレイ・リスト・カウ
ンタ８２のバツフアレジスタ（図示せず）に送ら
れる。バツフア・レジスタの内容は、その後デイ
スプレイ・リスト・カウンタ８２に送られて、ア
ドレス・カウンタ８２により出力されるアドレス
信号となり、メモリ装置４２のメモリ場所をアド
レスする。このメモリ装置４２は、オブジエク
ト・グラフイツク・のデイスプレイ・フイールド
を発生し、かつ、これをデイスプレイ装置２２に
デイスプレイするのに用いられるリストの第１デ
イスプレイ・インストラクシヨンを含んでいる。 場合によりオブジエクト・グラフイツクのデイ
スプレイ・フイールドが早く終ると、つまりいく
つかの水平ラインが早く終了すると、論理１にセ
ツトされたフラツグ・ビツトＤ６を有するジヤン
プ・インストラクシヨン（インストラクシヨンNo.
16）が用いられる。この場合、ジヤンプは前述し
たように行なわれる。しかしながら、オブジエク
ト・グラフイツク・ジエネレータのそれ以上のオ
ペレーシヨンは、デイスプレイ装置２２の垂直帰
線期間の終了まで停止（halt）される。DMA制
御装置９０によるモニタによつて垂直帰線期間の
終了が検出されると、DMA制御装置９０は、タ
イミング及び制御信号を出力し始め、デイスプレ
イ・インストラクシヨン・リストを連続して送り
かつこれを実行し、再びオブジエクト・グラフイ
ツクのデイスプレイ・フイールドが発生される。 ｂ 可動オブジエクト発生 グラフイツク情報は、MPU４０又はメモリ装
置４２の何れかから、可動オブジエクト・ジエネ
レータ４４Ｂ（第４Ｂ図）のグラフイツク・レジ
スタ１５２へ、送られる。後者の場合、プレイフ
イールド・オブジエクト・ジエネレータ４４Ａ
（第４Ａ図）は、その転送を管理かつ制御する。
第４Ａ図、第４Ｂ図、第１４図において、可動オ
ブジエクトDMAカウンタ８６（第１３図により
詳細に示されている）は、３つのセクシヨンから
成り、このセクシヨンの内容は、プレーヤ及びミ
サイル・グラフイツク情報用にメモリ装置４２を
アドレスするのに用いられる16ビツト・アドレス
を構成する。第１３図に示すように、カウンタ８
６は６−ビツト・ラツチ８６ａ、モジユロー５カ
ウンタ８６ｂ、７−ビツト・カウンタ８６ｃとか
ら成る。６−ビツト・データ・ラツチ８６ａの内
容は16−ビツト・アドレスの最上桁ビツトを構成
し、一方モジユロー５カウンタ８６ｂと７−ビツ
ト・カウンタ８６ｃの内容は各々残りのアドレス
を構成する。 カウンタは、モジユロ５カウンタ８６ｂを５つ
の可能論理状態、000，001，010，011，100を通
して、インクリメントするクロツクパルスを、信
号ライン８７ａから受けることにより作動する。
カウンタ８６ｂが、その最大（100）に到達しか
つ次の（初期）状態（000）にインクリメントさ
れると、信号ライン８７ｂでケタ上げが行なわ
れ、７−ビツト・カウンタの内容をインクリメン
トする。 プレーヤ及びミサイル・オブジエクト用グラフ
イツク情報は、メモリ装置４２のメモリ・セクシ
ヨン２８８に配置され、かつ、５つの連続配置さ
れた256−バイト・ブロツク２８８ａ−２８８ｅ
に含まれる。各ブロツク２８８a.２８８ｅのバイ
トは、デイスプレイ装置２２の水平ライン走査に
対応するように、連続的に配列される。 前述の可動オブジエクト・カウンタ８６の構成
は、次のように機能する。６ビツト・データ・ラ
ツチ８６ａの内容は、可動オブジエクト・グラフ
イツクを含むメモリ装置４２のメモリ場所の特定
のセクシヨン２８８（第７図）を、アドレスす
る。モジユロ５カウンタ８６ｂは、メモリ・セク
シヨン２８８の５個の256−バイト・ブロツク２
８８ａ−２８８ｅの１つを順次選択し、一方７−
ビツト・カウンタ８６ｃは特定のアドレスされた
ブロツクから使用できる256バイトの１つを順次
選択する。各ブロツク２８８ａ−２８８ｅの各バ
イトは、デイスプレイ装置２２の水平ライン走査
に対応する。 256−バイト・ブロツクの各バイトは、ミサイ
ル・グラフイツク情報Ｍ１−Ｍ４の２−ビツトを
含む。256−バイト・ブロツク２８８ｂ−２８８
ｅの各々は、プレーヤ・オブジエクト４２０−４
２６用のグラフイツク情報を含む。たとえば、全
ブロツク２８８ｂは、デイスプレイ装置２２′に
送られる。ブロツク２８８ｂの各バイトは、配列
された順序でデイスプレイされ、垂直列
（swath）４３０を形成する。プレーヤ・オブジ
エクト４２０を示すグラフイツク情報は、デイス
プレイ装置２２′にオブジエクト４２０′としてデ
イスプレイされ、256−バイト・ブロツク２８８
ｂのその位置に対応する、デイスプレイ上の垂直
位置を有する。プレーヤ・オブジエクト４２２，
４２４，４２６についても同様で、垂直列
（swath）４３２，４３４，４３６に各々デイス
プレイされる。 前述のように、各ミサイル・オブジエクトは、
水平デイスプレイ・ライン当り２ビツトだけを必
要とする。このように、メモリ・ブロツク２８８
ａから成る各１−バイト・メモリ場所は、ミサイ
ル・オブジエクトＭ１−Ｍ４用の２ビツトのグラ
フイツク情報を含む。プレーヤ・オブジエクトの
デイスプレイと同様の方法で、ミサイル・グラフ
イツクＭ１−Ｍ４を示す256個の２−ビツト部分
は、垂直列（swath）としてデイスプレイされ
る。第１３図では、プレーヤ・オブジエクト４２
２′と４２６′（デイスプレイ装置２２′上）のみ
が、それらに対応するミサイルＭ２′とＭ４′を発
射したと仮定している。従つて、ミサイルＭ２′
とＭ４′用のブロツク２８８ａのメモリ場所に含
まれているグラフイツク情報は、各々垂直列
（swath）４３８，４４０としてデイスプレイさ
れる。 第４Ａ図、第４Ｂ図、第１３図において、垂直
帰線消去期間中、可動オブジエクトDMAカウン
タ８６は、データバス６０を経てMPU４０によ
り初期アドレスが供給される。その上、MPU４
０は、１バイトのデータを８つの水平位置レジス
タ１４０の各々に転送する。レジスタ１４０の４
つは、プレーヤ・オブジエクトの１つに対応し、
そして、レジスタ１４０の残りの４つは、ミサイ
ル・オブジエクトの各々に対応する。レジスタ１
４０は、デイスプレイ装置２２′上のプレーヤ又
はミサイル・オブジエクトの水平位置を示す情報
を含んでいる。第１水平アクテイブ・ライン走査
に先立つ水平帰線消去期間（及び後に続く全水平
帰線消去期間）中、プレイフイールド・オブジエ
クト・ジエネレータ４４Ａは、可動オブジエクト
DMAカウンタ８６の内容をアドレスとして用い
て、メモリ装置４２の読出しを開始する。各読出
しは、水平帰線消去期間の予定時間中に行なわ
れ、かつ、前記読出しに先立つてDMA制御装置
９０により発生されるHALTコマンドが行なわ
れる。可動オブジエクト・ジエネレータ４４Ｂの
DMAレジスタ選択論理回路２０２は、シンク・
ジエネレータ装置１４６により供給されたＨ−カ
ウンタからのデコードされた出力とともに、
HALTコマンドを受け、５つの信号ラインの１
つを経て選択すなわちセレクト信号をORゲート
２０４を介してグラフイツク・レジスタ１５２に
順次発生する。セレクト信号は、４つの８−ビツ
ト（プレーヤ）グラフイツク・レジスタ１５２の
１つ（すなわち第１３図示のレジスタ１５２ｂ−
１５２ｃ）を選択かつエネーブルして、データバ
ス６０を経てメモリ装置４２からのグラフイツク
情報を受ける。ミサイル・オブジエクト用のグラ
フイツク情報は、一度に１バイト転送される。同
時に４つの２−ビツト・ミサイル・グラフイツ
ク・レジスタ１５２（第１３図にレジスタ１５２
ａとして示す）は、各水平帰線消去期間毎に一度
ロードされる。 各読出しオペレーシヨン（プレーヤ・ミサイ
ル・グラフイツク用）の終了で、可動オブジエク
トDMAカウンタ８６（すなわちモジユロー５カ
ウンタ８６ａ）は、信号ライン８７ａを経て
DMA制御装置９０から送られたインクリメント
信号によりインクリメントされる。可動オブジエ
クトDMAカウンタ８６の内容は、各水平帰線消
去期間中、各ブロツク２８８ａ−２８８ｅから１
つのメモリ場所をアドレスする。各アドレスされ
たメモリ場所の内容は、データバス６０を経て選
択されたグラフイツク・レジスタ１５２（第１３
図の組合わされた４つの２−ビツト・レジスタ１
５２ａ又はプレーヤ・グラフイツク・レジスタ１
５２ｂ−１５２ｅ）に送られる。 各水平ラインのアクテイブ走査中、各水平位置
レジスタの内容は、比較器１４２の対応する１つ
に送られて、信号ライン１４８を経てシンク・ジ
エネレータ装置１４６により出された水平カウン
トと比較される。水平位置レジスタの内容が、シ
ンク・ジエネレータ装置１４６により出された水
平カウントと整合する時、対応する比較器１４２
はシフト・コマンドを開始しこれをグラフイツ
ク・レジスタ制御装置１５６へ送る。次に、レジ
スタ制御装置１５６は、対応するグラフイツク・
レジスタ１５２（すなわち第１３図に示す４つの
ミサイル・レジスタ１５２ａの１つ又はプレー
ヤ・レジスタ１５２ｂ−ｅの１つ）に信号ライン
１５４ａ（プレーヤ・ビデオ・グラフイツク）又
は１５４ｂ（ミサイル・ビデオ・グラフイツク）
の１つを経て、衝突検出装置１６４にその内容を
連続的に送ることをコマンドする。このビデオ・
グラフイツクは又ORゲート１７０を経て優先エ
ンコーダ１６６に送られる。 優先エンコーダ１６６の機能は、２つ以上のオ
ブジエクトのグラフイツク情報が、同時にオーバ
ーラツプした場合に、どれをデイスプレイするか
を決定することである。すなわち、決定は、どの
オブジエクトが、他のどのオブジエクトに、オー
バーラツプするかについてなされる。たとえば、
第１０図で特に説明したように、プレイフイール
ド・ジエネレータ４４Ａから信号ラインPF０−
PF３を経て優先エンコーダ１６６に送られるグ
ラフイツク情報は、各々エンコーダ出力ライン１
−４をアクテイブにする。次に、エンコーダ１６
６のアクテイブな出力は、色−輝度レジスタ１７
６ａ−１７６ｄの１つの内容を選択する。 可動オブジエクト・グラフイツクのための色−
輝度選択は、同様の方法で行なわれる。第１４図
に示すように、エンコーダ出力ライン５−８は、
色−輝度レジスタ選択装置１７８に供給され、１
つのプレーヤ・ミサイルの組合わせに対応する色
−輝度レジスタ１７６ｅ−１７６ｈの１つの内容
を選択する。 各ミサイル・オブジエクトは、それに対応する
プレーヤ・オブジエクトの色及び輝度特性を有す
る。 第３図、第４Ａ図、第４Ｂ図、第７図、第１４
図において、垂直帰線消去期間中、MPU４０は、
水平位置情報を水平位置レジスタ１４０へ送る。
さらに可動オブジエクトDMAカウンタ８６は、
メモリ・セクシヨン２８８の第１バイトを示すア
ドレスを有している。前記第１バイトは、256−
バイト・ブロツク２８８ａの第１バイトでもあ
る。各アクテイブ水平ライン走査のすぐ前の各水
平帰線消去期間中、グラフイツク情報の５バイト
は、可動オブジエクトDMAカウンタ８６により
出力されたアドレスを用いてメモリ装置４２から
フエツチされる。５つのバイトの各々は、５つの
ブロツク２８８ａ−２８８ｅの異る１つから選択
される。水平ラインの連続的なアクテイブ走査
中、ウインドウが作られてグラフイツク情報が選
択装置１７８に送られる。この選択装置で、この
情報は、色−輝度情報に変換され、その後デイス
プレイ装置２２に送られる。 前述のメモリ場所の各ブロツク２８８ａ−２８
８ｅ内に含まれたグラフイツク情報のこの転送方
法は、デイスプレイ装置２２′上に各ブロツクを
有効に写像（map）している。この方法でデイス
プレイされたオブジエクトの水平移動は、それに
対応する水平位置レジスタ１４０の内容を単に変
えることにより行なわれる。これは、オブジエク
ト・グラフイツクの移動を行なうだけでなく、オ
ブジエクトに伴う全垂直列を移動する。たとえば
メモリ場所のブロツク２８８ｂに対応する列
（swath）４３０について考えると、プレーヤ入
力制御装置１８（第３図）の操作に応じて、
MPU４０は、デイスプレイ装置２２′上のプレー
ヤ・オブジエクト４２０に対する新しい相対水平
位置を計算する。次の垂直帰線消去期間中、
MPU４０は、新しい水平位置情報を、オブジエ
クト４２０′に対応する水平位置レジスタ１４０
の１つに書込む。各デイスプレイ・フイールド
中、グラフイツク情報のブロツク２８８ｂは、可
動オブジエクト・ジエネレータ４４ｂに順次送ら
れ、その後、それが最終的にデイスプレイ装置２
２′に送られ、そこで、列（swath）４３０とし
て再びデイスプレイされるが、右又は左に移動さ
れている。 可動オブジエクト・グラフイツクの垂直移動
は、オブジエクト・グラフイツクを、そのブロツ
ク中のある場所から除去し、かつ、同じブロツク
の新しい場所へそれを再び書込むことにより行な
われる。たとえば、垂直帰線消去期間中、メモリ
場所のブロツク２８８ｂに含まれるオブジエク
ト・グラフイツク情報４２０（第１３図）は、読
出されて、オブジエクト・グラフイツク４２１と
して示されるブロツクの新しい場所へ送られる。
その後オブジエクト・グラフイツク４２０は、消
去される。次のアクテイブ・デイスプレイ・フイ
ールド中、新しいオブジエクト・グラフイツク４
２１は、オブジエクト４２１′としてデイスプレ
イ装置２２上に現われる。 ｃ 衝突検出 各可動オブジエクト用のグラフイツク情報は、
相互間及びプレイフイールド・オブジエクトと、
時間的一致性について比較されて、衝突が決定さ
れる。衝突検出装置１６４（第４Ｂ図）は、多く
のANDゲート（図示せず）を含み、このゲート
は、可動及びプレイフイールド・オブジエクト間
の時間の一致を決定するのに用いられる。このよ
うな決定は、16個の４−ビツト衝突検出レジスタ
１６５の１つ又はそれ以上に送られる。第４Ｂ図
及び第１５図を参照して、特定の可動オブジエク
ト（ここではプレーヤ２）の衝突検出について述
べるが、この説明は、残りのプレーヤ及びミサイ
ル・オブジエクトについても同様に適用できる。 図示されているように、プレーヤ２・グラフイ
ツク・レジスタ１５２ｃからのグラフイツク情報
は、衝突検出装置１６４に含まれる４つのAND
ゲート１６４ａ−１６４ｄに送られる。ANDゲ
ート１６４ａ−１６４ｄの各々への第２入力は、
プレイフイールド・オブジエクトに対するグラフ
イツク信号ラインPF０−PF３である。 グラフイツク・レジスタ１５２ｃからのグラフ
イツク情報信号が、プレイフイールド・グラフイ
ツク信号ラインPF０−PF３の１つに現われるグ
ラフイツク情報信号と、時間的に一致すると、こ
のような一致すなわち衝突を示す信号は、４−ビ
ツト・データ・レジスタ１６２′に送られ、そこ
で信号は一時記憶される。 データ・レジスタ１６２′に今記憶された時間
一致情報は、MPU４０がREADコマンドを開始
する時レジスタ１６２′を読出されるべき“メモ
リ場所”として指定するアドレスをアドレスバス
６２に出すと、MPU４０（第３図）へ連続的に
送られる。データ・レジスタ１６２′のアドレス
は、レジスタ選択装置２００（第４Ｂ図）に送ら
れ、そこでアドレスをデコードし、レジスタ１６
２′に供給されるエネーブル信号を出力し、レジ
スタの内容がデータバス６０に出されてMPU４
０へ送られる。 普通、MPU４０は、垂直帰線消去期間ごとに、
同様の方法で全16個の衝突検出レジスタ１６５を
読出す。16の衝突検出レジスタ１６５に含まれる
情報が、MPU４０に送られた後、書き込みコマ
ンドを開始する。アドレスバス６２に出されたア
ドレスは、レジスタ選択装置２００によりデコー
ドされてクリア（CLR）信号を発生し、この信
号は衝突検出レジスタ１６５へ送られてそれらの
内容を同時にクリアする。 MPU４０により衝突検出レジスタ１６５から
得られる衝突情報は、システム・オペレーシヨン
のモードに従つて種々の目的に用いられる。たと
えば、可動“ターゲツト”オブジエクト（たとえ
ばボール）とプレイフイールド“境界線”オブジ
エクト間の衝突に関する情報は、MPU４０にタ
ーゲツト・オブジエクトの移動の方向を変えさせ
る。又プレーヤ・オブジエクトとミサイル・オブ
ジエクト間の衝突を示す情報は、MPU４０に、
プレーヤを示すグラフイツク情報を変更させて爆
発したようにデイスプレイする。衝突情報によ
り、MPU４０は、適当なスコア表を作成できる。 ｃ オペレーシヨン システム１０は、２つの基本モード・オペレー
シヨンを有し、これはシステム１０に適当なオペ
レーテイング・プログラムを与えることにより選
択される。第１モードで動作する場合、システム
１０は、プログラム可能なはん用コンピユータと
して機能する。第２モードのオペレーシヨンは、
システム１０にビデオ・ゲーム装置として機能さ
せる。 システム１０にオペレーテイング・プログラム
を与えるいくつかの方法がある。それによりオペ
レーシヨン・モードが選択される。オペレーテイ
ング・プログラムを含むROMカートリツジ３３
は、カートリツジ容器３２（第２図）に挿入され
る。又、オペレーテイング・システム・プログラ
ムは、たとえば、デイスク装置１５又はカセツト
（テープ）装置１６のような周辺装置に記憶され
る。このように記憶された所望のオペレーテイン
グ・プログラムは、選択された周辺装置からメモ
リ装置４２のRAMセクシヨンに読出される。 しかし、システム１０が機能するオペレーシヨ
ン・モードの如何に拘らず、第３図の内部回路の
動作は本質的に変りない。たとえば、システム１
０が、たとえば親類、友達の名前及び他の適当な
データをリストするような、はん用コンピユータ
情報マネジメントとして機能する時、オペレーテ
イング・プログラムは、デイスプレイ装置２２に
その情報の部分をデイスプレイすることができ
る。このように、オブジエクト・ジエネレータ４
４は、メモリ装置４２からデイスプレイ装置２２
へグラフイツク情報を送るように要求される。オ
ペレーテイング・プログラムは、デイスプレイ・
インストラクシヨンのあらかじめ決められたリス
トを、メモリ装置４２のRAMセクシヨン２８４
（第７図）に、送るようMPU４０に指示し、デイ
スプレイ・インストラクシヨンをMPU４０が使
用できるようにする。このように、情報はデイス
プレイ装置２２を介してユーザに示されるが、
MPU４０は、デイスプレイ・インストラクシヨ
ンの部分、主に３−バイト・インストラクシヨン
の２バイト・アドレスを修正することができ、そ
れによつて、デイスプレイされるグラフイツク情
報（たとえばアルフアニユメリツク・キヤラク
タ、ライン、見出しマーク等）を含むメモリ装置
４２のそれらセクシヨンに、オブジエクト・ジエ
ネレータ４４を指向させる。 逆に、オペレーテイング・プログラムは、情報
がグラフのような形態でデイスプレイされること
を、要求することもある。従つて、直交座標シス
テムの形態で、プレイフイールド・デイスプレイ
がデイスプレイ装置２２を介してユーザへ、デイ
スプレイされ得る。 さらに、オペレーテイング・システムは、可動
カーソルのデイスプレイを要求することもある。
このような場合、オペレーテイング・システム
は、可動オブジエクト・ジエネレータ４４Ｂがデ
イスプレイ装置２２に構成する垂直コラム用の画
像データを含むグラフイツク情報のブロツクを含
む。画像データには、カーソル・オブジエクト用
のものも含まれる。その後MPU４０は、可動オ
ブジエクトDMAカウンタ８６（第４Ａ図）に、
カーソル画像データを含むグラフイツク情報のブ
ロツクのメモリ装置４２内の場所のアドレスを書
込む。MPU４０は又DMA制御レジスタ１０に
データ・ワードを書込む。DMA制御レジスタの
内容は、DMA制御装置９０に送られ可動オブジ
エクト・グラフイツクがデイスプレイされる。従
つて、DMA制御装置９０は、可動オブジエクト
DMAカウンタ８６に信号を供給し、前記信号に
よりDMAカウンタ８６は、カーソル用グラフイ
ツク情報を含むメモリ装置４２のメモリ場所を順
次アドレスする。DMA制御装置は、可動オブジ
エクト・ジエネレータ４４Ｂ（第４Ｂ図）の
DMAレジスタ選択論理回路２０２に送られる
HALTコマンドを発生する。HALTコマンドに
すぐ続いて、DMA制御装置９０は、可動オブジ
エクトDMAカウンタ８６により与えられメモリ
場所を示すアドレス信号を用いて、メモリ装置４
２のアクセスを開始する。同時に、シンク・ジエ
ネレータ１４６により発生されたＨ−カウンタデ
コードを用いて、DMAレジスタ選択論理回路２
０２は、５つのラインの１つにセレクト
（SELECT）信号を発生し、このセレクト信号
は、対応するグラフイツク・レジスタ１５２に送
られる。セレクト信号は、データバス６０に存在
する情報を受け記憶するように、グラフイツク・
レジスタ１５２の１つを選択する。前述のよう
に、グラフイツク・レジスタ１５６の特定の１つ
の選択は、可動オブジエクト・グラフイツクのた
めメモリ・アクセスが行なわれる水平帰線消去期
間内の特定の時間的区間により、決定される。各
可動オブジエクトには、グラフイツク情報を受け
るため、各水平ブランク時間に予定の区間が与え
られる。従つて、DMA制御装置８０は、これら
の予定の時間区間中にメモリ読出しを開始し、か
つ、DMAレジスタ選択論理回路２０２は、
HALTコマンド及び適当なＨ−カウンタ・デコ
ードの受取りに応じて、予定の時間区間に相当す
る信号ラインのセレクト信号を発生する。 第４Ｂ図に示されたORゲート２０４は、５つ
のORゲートとして示され、各々は５つのグラフ
イツク・レジスタ１５２の１つに対応する（４つ
の２−ビツト・ミサイル・グラフイツク・レジス
タは、同時にロードされるので、そこへ情報を転
送するためのシングル１−バイト・レジスタとし
て処理される）。さらに、ORゲート２０４とし
て示された各ORゲートは、DMAレジスタ選択
論理回路２０２から受けたセレクト信号と、レジ
スタ選択装置２００からのレジスタ選択（REG.
SELECT）信号とを有する。この後者の信号は、
グラフイツク情報がMPU４０によりグラフイツ
ク・レジスタ１５２の１つ又はそれ以上に書込ま
れる時、用いられる。 デイスプレイ装置２２にデイスプレイされたカ
ーソル・オブジエクトの相対水平及び垂直移動
は、MPU４０により前述のような方法で行なわ
れる。新しい水平位置情報は、垂直帰線期間中
に、可動オブジエクト位置レジスタ１４０に書込
まれる。グラフイツク情報のブロツク内の新しい
場所へのカーソル・オブジエクト用画像データの
書き直しは、垂直帰線期間中に、MPU４０によ
り行なわれる。 MPU４０により用いられるデータは、操縦桿
１８又はユーザによるキー２４の動作により与え
られる。代表的には、操縦桿１８はユーザにより
発生される位置情報を供給し、これは周辺インタ
ーフエース装置５０を経てMPU４０に送られる。
操縦桿１８は米国特許No.4091234号に示されてい
るような方法で構成することができる。 本発明は、システムのプロセサ装置からほとん
ど助けを受けることなく、メモリ装置からデイス
プレイ装置へのグラフイツク情報の転送ができ
る、プログラム可能なオブジエクト・グラフイツ
ク・ジエネレータを有するデータ処理装置を提供
する。従つて、発生される可動オブジエクトは、
水平移動用の位置決め回路のみを必要とし、それ
によつて垂直位置決めするための付加回路を必要
としない。 以上、本発明を実施するためのベスト・モード
について述べてきたが、本発明に基づく改良及び
変更は可能である。

【図面の簡単な説明】

第１図は本発明のコンポーネント部分を示した
概要図、第２図は本発明に用いられるランダム・
アクセス・モジユールとリード・オンリー・メモ
リ・カートリツジを収容するためのメモリ収容部
分を、上部分を取りはずして示したコンソール装
置の概要図、第３図は本発明の回路の全体的ブロ
ツク図、第４Ａ図および第４Ｂ図は第３図示のオ
ブジエクト・グラフイツク・ジエネレータのブロ
ツク図、第５図は第３図図示のオーデイオ信号ジ
エネレータ制御装置のブロツク図、第６図は第５
図図示のオーデイオ制御装置の１つの概要図、第
７図は第３図図示のメモリ装置の構成図、第８図
は第３図図示のシリアル（Ｉ／Ｏ）バスに転送さ
れる信号を示した図、第９図は第３図及び第４図
図示のオブジエクト・グラフイツク・ジエネレー
タによつてプレイフイールド・オブジエクト・グ
ラフイツクがいかに発生されるかを示した例、第
１０図は第３図及び第４図図示のオブジエクト・
グラフイツク・ジエネレータのカラー−輝度選択
装置の概要図、第１１図はグラフイツク情報のパ
ツキングを示した図、第１２図はプレイフイール
ド・キヤラクタを発生するのに関連して用いられ
る間接アドレス技術を示した図、第１３図は第３
図図示のデイスプレイ装置に記憶されかつ転送さ
れる情報を記憶し、転送しかつ伝達するのに用い
られる方法と装置を示した図、第１４図は可動オ
ブジエクトに対するカラー−輝度記憶レジスタを
示した図、第１５図は第４Ａ図図示の衝突検出論
理回路の部分を示した図である。 １０……システム、１２……コンソール、１４
……プリンタ、１５……フロツピーデイスク、１
６……カセツト、１８……操縦桿、２２……デイ
スプレイ装置、３３……ROMカートリツジ、３
６……付加メモリ・パツケージ、２４……キーボ
ード、４０……MPU、４２……メモリ装置、４
４……オブジエクト・グラフイツク・ジエネレー
タ、４６……オーデイオ・ジエネレータ、５０…
…周辺インターフエース装置、５２……ビデオ合
計器、５４……RFモジユレータ、５８……タイ
ミング装置、８２……デイスプレイ・リスト・カ
ウンタ、８４……メモリ走査カウンタ、８６……
可動オブジエクトDMAカウンタ、８８……イン
ストラクシヨン・レジスタ、９０……DMA制御
装置、９４……ROM、９５，１０８……MPX、
９６……ラインカウンタ、９８……比較回路、１
０１……DMA制御レジスタ、１１０……キヤラ
クタ・ネーム・レジスタ、１１２……キヤラク
タ・ベース・レジスタ、１１４……デイスプレイ
RAM、１１６……RAMアドレス・カウンタ、
１２１……レジスタ制御装置、１２２……プレイ
フイールド・グラフイツク・シフトレジスタ、１
２４……プレイフイールド・エンコード論理回
路、１４０……可動オブジエクト水平位置レジス
タ、１５０……シンク・ジエネレータ、１５６…
…グラフイツク・レジスタ制御装置、１６４……
衝突検出装置、１６６……優先エンコーダ、１７
８……色−輝度レジスタ選択装置、１８２……遅
延ラインタツプ選択装置、２００……レジスタ選
択装置、２１６，２３０，２４０……８ビツト・
データ・レジスタ、２２８……Ｎ分割カウンタ、
２１４……オーデイオ制御装置、２５０，２５
６，２６０……フリツプフロツプ。

Claims (1)

1. 【特許請求の範囲】 １ マツプ・モードおよびキヤラクタ・モードの
   ２つのオペレーシヨン・モードを有するグラフイ
   ツク発生装置において； マツプ・インストラクシヨン及びキヤラクタ・
   インストラクシヨンを含む一連のデイスプレイ・
   インストラクシヨンを記憶し、且つ、一連のグラ
   フイツク情報と、一連のキヤラクタ・ネームと、
   及び、グラフイツク情報のキヤラクタ・ブロツク
   であつてその各々が複数のバイトより成るキヤラ
   クタ・ブロツクとを記憶するデジタル・メモリ
   と； このデジタル・メモリに接続され、開始信号に
   応じ一連のデイスプレイ・インストラクシヨンを
   アドレスするデイスプレイ・リスト回路と； 前記デジタル・メモリに接続され、アドレスさ
   れたデイスプレイ・インストラクシヨンに応じ、
   マツプ・インストラクシヨンに応じたマツプ・モ
   ードおよびキヤラクタ・インストラクシヨンに応
   じたキヤラクタ・モードの２つのモードのうちの
   １つにて動作するようにする為の論理回路であつ
   て、マツプ・モードにて動作可能にして、一連の
   グラフイツク情報を逐次アドレスし且つ一連のグ
   ラフイツク情報に応じて第１のラスタ・グラフイ
   ツク信号を供給するマツプ手段と、キヤラクタ・
   モードにて動作可能にして、一連のキヤラクタ・
   ネームをアドレスし、アドレスされたキヤラク
   タ・ネームに応じてグラフイツク情報のキヤラク
   タ・ブロツクをアドレスし且つグラフイツク情報
   のアドレスされたキヤラクタ・ブロツクに応じて
   第２のラスタ・グラフイツク信号を供給するキヤ
   ラクタ手段とを含む論理回路と から成るグラフイツク発生装置。 ２ 特許請求の範囲第１項記載の装置において、
   前記論理回路は、マツプ・モードにおいて、１つ
   の水平デイスプレイ・ラインに対応するアドレス
   された一連のグラフイツク情報を記憶するデイス
   プレイ・メモリと、このデイスプレイ・メモリに
   接続され、選択されたデイスプレイ・インストラ
   クシヨンに応じて、デイスプレイ・メモリ内に記
   憶された一連のグラフイツク情報をアドレスする
   ことにより後続の水平デイスプレイ・ラインに対
   し第１のラスタ・グラフイツク信号の反復を生じ
   る反復手段とを含むことを特徴とするグラフイツ
   ク発生装置。 ３ 特許請求の範囲第１項記載の装置において、
   前記論理回路は、キヤラクタ・デイスプレイ・モ
   ードにおいて、キヤラクタの１つの水平列に対応
   するアドレスされた一連のキヤラクタ・ネームを
   記憶するデイスプレイ・メモリを含み、前記論理
   回路は、このデイスプレイ・メモリに記憶されて
   いるキヤラクタ・ネームに応じてキヤラクタの水
   平列の最初の水平デイスプレイ・ラインに関連す
   るグラフイツク情報のキヤラクタ・ブロツクのバ
   イトをアドレスするようになつており、前記論理
   回路は、更に、前記デイスプレイ・メモリに接続
   された反復手段であつて、前記デイスプレイ・メ
   モリに記憶されているキヤラクタ・ネームに応じ
   てキヤラクタの水平列の後続の水平デイスプレ
   イ・ラインに関連するグラフイツク情報のキヤラ
   クタ・ブロツクのバイトをアドレスする反復手段
   を含むことを特徴とするグラフイツク発生装置。 ４ 特許請求の範囲第３項記載の装置において、
   デイスプレイ・インストラクシヨンに応じて発生
   される水平デイスプレイ・ラインのカウントを与
   えるライン・カウンタと、新たなデイスプレイ・
   インストラクシヨンに応じてライン・カウンタを
   リセツトするリセツト手段と、前記ライン・カウ
   ンタに接続され、新たなデイスプレイ・インスト
   ラクシヨンに応じた数値を受け、その数値に合致
   するカウントに応じてスタート信号を生じる比較
   回路とを含み、現在の水平デイスプレイ・ライン
   に関連するキヤラクタ・ブロツクそれぞれのバイ
   トがカウントに応じて選択されることを特徴とす
   るグラフイツク発生装置。 ５ 特許請求の範囲第１項記載の装置において、
   マツプ・モードでは、前記論理回路は、一連のグ
   ラフイツク情報を逐次アドレスし、かつ、同期的
   に第１のラスタ・グラフイツク信号を生じること
   を特徴とするグラフイツク発生装置。 ６ 特許請求の範囲第５項記載の装置において、
   １つの水平デイスプレイ・ラインに対応する第１
   のラスタ・グラフイツク信号は一様の度数にて生
   じることを特徴とするグラフイツク発生装置。 ７ マツプ・モード及びキヤラクタ・モードの２
   つのオペレーシヨン・モードを有するグラフイツ
   ク発生装置において； マツプ・インストラクシヨン及びキヤラクタ・
   インストラクシヨンを含む一連のデイスプレイ・
   インストラクシヨンを記憶し、かつ、一連のグラ
   フイツク情報と、一連のキヤラクタ・ネームと、
   及び、グラフイツク情報のキヤラクタ・ブロツク
   であつてその各々が複数のバイトより成るキヤラ
   クタ・ブロツクとを記憶するデジタル・メモリ
   と； このデジタル・メモリに接続され、開始信号に
   応じ一連のデイスプレイ・インストラクシヨンを
   アドレスするデイスプレイ・リスト回路と； 前記デジタル・メモリに接続され、アドレスさ
   れたデイスプレイ・インストラクシヨンに応じ、
   マツプ・インストラクシヨンに応じたマツプ・モ
   ードおよびキヤラクタ・インストラクシヨンに応
   じたキヤラクタ・モードの２つのモードのうちの
   １つにて動作するようにする為の論理回路であつ
   て、マツプ・モードにて動作可能にして、一連の
   グラフイツク情報を逐次アドレスし且つ一連のグ
   ラフイツク情報に応じて第１のラスタ・グラフイ
   ツク信号を供給するマツプ手段と、キヤラクタ・
   モードにて動作可能にして、一連のキヤラクタ・
   ネームをアドレスし、アドレスされたキヤラク
   タ・ネームに応じてグラフイツク情報のキヤラク
   タ・ブロツクをアドレスし且つグラフイツク情報
   のアドレスされたキヤラクタ・ブロツクに応じて
   第２のラスタ・グラフイツク信号を供給するキヤ
   ラクタ手段とを含む論理回路と； 前記デジタル・メモリ、前記デイスプレイ・リ
   スト回路及び前記論理回路に接続され、かつ、前
   記デジタル・メモリに対してのダイレクト・メモ
   リ・アクセスを持ち、もつて前記論理回路が必要
   時に前記デジタル・メモリをアクセスすることを
   可能にするプロセツサと から成るグラフイツク発生装置。 ８ 特許請求の範囲第７項記載の装置において、
   前記論理回路は、マツプ・モードにおいて、１つ
   の水平デイスプレイ・ラインに対応するアドレス
   された一連のグラフイツク情報を記憶するデイス
   プレイ・メモリと、このデイスプレイ・メモリに
   接続され、選択されたデイスプレイ・インストラ
   クシヨンに応じて、デイスプレイ・メモリ内に記
   憶された一連のグラフイツク情報をアドレスする
   ことにより、後続の水平デイスプレイ・ラインに
   対し第１のラスタ・グラフイツク信号の反復を生
   じる手段とを含むことを特徴とするグラフイツク
   発生装置。 ９ 特許請求の範囲第７項記載の装置において、
   前記論理回路は、キヤラクタ・デイスプレイ・モ
   ードにおいて、キヤラクタの１つの水平列に対応
   するアドレスされた一連のキヤラクタ・ネームを
   記憶するデイスプレイ・メモリを含み、前記論理
   回路は、このデイスプレイ・メモリに記憶されて
   いるキヤラクタ・ネームに応じてキヤラクタの水
   平列の最初の水平デイスプレイ・ラインに関連す
   るグラフイツク情報のキヤラクタ・ブロツクのバ
   イトをアドレスするようになつており、前記論理
   回路は、更に、前記デイスプレイ・メモリに接続
   された反復手段であつて、前記デイスプレイ・メ
   モリに記憶されているキヤラクタ・ネームに応じ
   てキヤラクタの水平列の後続の水平デイスプレ
   イ・ラインに関連するグラフイツク情報のキヤラ
   クタ・ブロツクのバイトをアドレスする反復手段
   を含むことを特徴とするグラフイツク発生装置。 １０ 特許請求の範囲第９項記載の装置におい
   て、デイスプレイ・インストラクシヨンに応じて
   発生される水平デイスプレイ・ラインのカウント
   を与えるライン・カウンタと、新たなデイスプレ
   イ・インストラクシヨンに応じてライン・カウン
   タをリセツトするリセツト手段と、前記ライン・
   カウンタに接続され、新たなデイスプレイ・イン
   ストラクシヨンに応じた数値を受け、その数値に
   合致するカウントに応じてスタート信号を生じる
   比較回路とを含み、現在の水平デイスプレイ・ラ
   インに関連するキヤラクタ・ブロツクそれぞれの
   バイトがカウントに応じて選択されることを特徴
   とするグラフイツク発生装置。 １１ メモリ・マツプモードでの順次配置された
   ビデオ・データのアクセス又はキヤラクタ・モー
   ドでの水平列に対応する複数のキヤラクタのアク
   セスを選択的に行えるグラフイツク発生装置にお
   いて； グラフイツク情報及びデイスプレイ・インスト
   ラクシヨンを記憶するデジタル・メモリであつ
   て、前記グラフイツク情報にはビデオ・データお
   よび複数のキヤラクタ・ブロツクが含まれ、これ
   らキヤラクタ・ブロツクの各々は複数のキヤラク
   タの１つに対応し、前記デイスプレイ・インスト
   ラクシヨンは順次配置されるとともにマツプ及び
   キヤラクタ・デイスプレイ・インストラクシヨン
   を含む特徴をもつデジタル・メモリと； このデジタル・メモリに接続され、制御信号に
   応じてグラフイツク情報およびデイスプレイ・イ
   ンストラクシヨンをアクセスするアドレス・ジエ
   ネレータと； 前記デジタル・メモリ及び前記アドレス・ジエ
   ネレータに接続され、アクセスされたデイスプレ
   イ・インストラクシヨンを受けるとともに、 (1) マツプ・デイスプレイ・インストラクシヨン
   の受信に応じて、前記アドレス・ジエネレータ
   をしてビデオ・データを逐次アクセスさせる第
   １の制御信号と、 (2) キヤラクタ・デイスプレイ・インストラクシ
   ヨンの受信に応じて、前記アドレス・ジエネレ
   ータをして水平列に対応したキヤラクタ・ブロ
   ツクを逐次アクセスさせる第２の制御信号と、 (3) 前記アドレス・ジエネレータをして、後続の
   デイスプレイ・インストラクシヨンをアクセス
   させる第３の制御信号と を含む制御信号を発生する制御手段と から成るグラフイツク発生装置。 １２ 特許請求の範囲第１１項記載の装置におい
   て、デイスプレイ・インストラクシヨンは反復イ
   ンストラクシヨンを含み、ビデオ・データは水平
   ラインとしてデイスプレイされるようにされてお
   り、前記デジタル・メモリに接続されたバツフ
   ア・メモリであつて、水平ラインに対応してアク
   セスされたビデオ・データを記憶できるバツフ
   ア・メモリと、反復インストラクシヨンに応じて
   前記バツフア・メモリに記憶されているビデオ・
   データをアクセスするアドレス回路とを含むこと
   を特徴とするグラフイツク発生装置。 １３ 特許請求の範囲第１１項記載の装置におい
   て、前記デジタル・メモリにはアドレス・デー
   タ・ワードを含む一連のメモリ場所があり、これ
   らのデータ・ワードそれぞれには対応のキヤラク
   タ・ブロツクの前記デジタル・メモリ内の場所を
   示す情報が含まれており；キヤラクタ・インスト
   ラクシヨンに応じて、水平列に対応する複数のア
   ドレス・データ・ワードを記憶するよう動作可能
   なバツフア・メモリと、第２の制御信号に応じて
   前記バツフア・メモリから一時的に記憶されたア
   ドレス・ワードを逐次検索し、検索されたアドレ
   ス・データ・ワードに応じてバイトのブロツクの
   選択された１つをアクセスさせる手段とを含むこ
   とを特徴とするグラフイツク発生装置。 １４ 特許請求の範囲第１３項記載の装置におい
   て、前記バツフア・メモリには前記アドレス・ジ
   エネレータが接続されており、前記バツフア・メ
   モリに接続されて記憶されているアドレス・デー
   タ・ワードを逐次アドレスするアドレス回路を含
   み、前記アドレス・ジエネレータはアドレスされ
   たデータ・ワードに応じて選択されたキヤラク
   タ・ブロツクをアクセスする構成であることを特
   徴とするグラフイツク発生装置。 １５ グラフイツク発生装置において；ビデオ信
   号に応じてビデオ情報をデイスプレイするビデ
   オ・デイスプレイ・ユニツトと；複数のアドレス
   可能なメモリ場所を有し、少なくとも、第１およ
   び第２のデイスプレイ・インストラクシヨン、グ
   ラフイツク・データ並びにアドレス・データを記
   憶するメモリ手段と；グラフイツク発生回路とか
   ら成り； 前記グラフイツク発生回路は、 前記メモリ手段に接続されたアドレス手段と、 前記メモリ手段に接続され、デイスプレイ・イ
   ンストラクシヨンを受け、且つそこから、複数の
   第１及び第２の制御信号を供給する制御手段と、 前記メモリ手段および前記制御手段に接続さ
   れ、グラフイツク・データを受け、かつそこか
   ら、制御信号の予定のものにより指定されたデイ
   スプレイ特性を有するビデオ信号を形成する変換
   手段と、 この変換手段に接続され、ビデオ信号をビデ
   オ・デイスプレイ・ユニツトへ伝える通信手段と
   を含むとともに、 前記グラフイツク発生回路は、第１及び第２の
   デイスプレイ・インストラクシヨンに応じて以下
   の２つのモード、すなわち (a) 前記第１のデイスプレイ・インストラクシヨ
   ンにより指定され、第１の制御信号が制御手段
   により供給されるようにし、前記制御手段に接
   続されて前記第１の制御信号に応じる前記アド
   レス手段がグラフイツク・データを含むメモリ
   場所を示す一連のアドレス信号を生じるように
   する第１のモードと、 (b) 第２のデイスプレイ・インストラクシヨンに
   より指定され、第２の制御信号が前記制御手段
   により供給されるようにし、前記アドレス手段
   は第２の制御信号に応じてアドレス・データを
   交代でアクセスし、アドレス・データを受け、
   かつそこから、グラフイツク・データの選択さ
   れた部分を含むメモリ場所を示す第３のアドレ
   ス信号を発生するようにする第２のモードと、 において選択的に動作可能に構成されていること
   を特徴とするグラフイツク発生装置。